特許

J-GLOBAL ID：200903009253130388

絶縁ゲート型パワーICの製造方法、絶縁ゲート型パワーICの検査方法及び絶縁ゲート型パワーICの検査用のプローブ

発明者： 鈴木 文成
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願2000-303523
公開番号（公開出願番号）：特開2002-110692
出願日： 2000年10月03日
公開日（公表日）： 2002年04月12日
要約：

【要約】【課題】 チップサイズを大形化した場合の良品率の低下を防ぎ、チップ移載機でチップ特性を検査するときに、従来のチップ移載機を使用可能にする。【解決手段】 本発明の絶縁ゲート型パワーICの検査用のプローブ41は、ゲート接続用ピン45とエミッタ(ソース)接続用ピン46とコレクタ(ドレイン)接続用ピン47を有するプローブ本体42を備えると共に、ゲート用導体49とエミッタ(ソース)用導体50とコレクタ(ドレイン)用導体51を有する中継基板43を備え、そして、中継基板43において、不良品のセルブロック12のゲートパッド16に接触されるゲート接続用ピン45をゲート用導体49に接続しないでエミッタ(ソース)用導体50に接続できるように構成したものである。

請求項（抜粋）：

半導体基板の表面に設けられた複数のセルブロックと、これらセルブロックにそれぞれ設けられ互いに独立する複数のゲート電極と、前記半導体基板に設けられ前記各ゲート電極にそれぞれ接続された複数のゲートパッドとを備え、複数のセルブロックのうちの良品のセルブロックのゲートパッドを外部のゲート端子に接続すると共に、不良品のセルブロックのゲートパッドを外部のグランド端子または前記半導体基板に設けられたエミッタ(ソース)パッドに接続して成る絶縁ゲート型パワーICを製造する方法において、前記複数のセルブロックのうちの不良品のセルブロックの配置位置が同じものが集まるように前記絶縁ゲート型パワーICのチップを仮仕分けする仮仕分け工程と、仮仕分けされたチップ群毎にチップ特性を検査する検査工程とを備え、前記検査工程で使用する検査用のプローブは、複数のゲート接続用ピンと複数のエミッタ(ソース)接続用ピンと複数のコレクタ(ドレイン)接続用ピンを有するプローブ本体と、このプローブ本体に取り付けられ前記複数のゲート接続用ピンを接続するためのゲート用導体と前記複数のエミッタ(ソース)接続用ピンを接続するためのエミッタ(ソース)用導体と前記複数のコレクタ(ドレイン)接続用ピンを接続するためのコレクタ(ドレイン)用導体を有する中継基板とを備えるように構成すると共に、前記中継基板において、不良品のセルブロックのゲートパッドに接触されるゲート接続用ピンを前記ゲート用導体に接続しないで前記エミッタ(ソース)用導体に接続できるように構成したことを特徴とする絶縁ゲート型パワーICの製造方法。

IPC (6件)：

H01L 21/336 ,  G01R 1/06 ,  G01R 1/067 ,  G01R 31/26 ,  H01L 29/78 653 ,  H01L 29/78 655

FI (7件)：

G01R 1/06 E ,  G01R 1/067 D ,  G01R 31/26 G ,  G01R 31/26 J ,  H01L 29/78 653 C ,  H01L 29/78 655 G ,  H01L 29/78 658 L

Fターム (12件)：

2G003AA07 ,  2G003AG03 ,  2G003AG08 ,  2G003AG20 ,  2G003AH04 ,  2G003AH05 ,  2G011AA10 ,  2G011AA16 ,  2G011AC06 ,  2G011AC14 ,  2G011AE03 ,  2G011AF07