マルチプロセッサシステムのキャッシュメモリ制御装置

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2000-160529
公開番号（公開出願番号）：特開2001-344153
出願日： 2000年05月30日
公開日（公表日）： 2001年12月14日
要約：

【要約】【課題】外部インストラクションROMを複数のプロセッサ間で共有可能とするとともにプロセッサの処理性能の低下を最小限に抑え、LSIの外部端子数を削減する装置の提供。【解決手段】各PHY毎にプロセッサとインストラクションRAMバンクとインストラクションRAMコントローラを備えたマルチプロセッサシステムにおいて、インストラクションデータを格納するインストラクションROMを一つ備え、各PHYのRAMコントローラは、インストラクションデータのプリフェッチ要求に時間余裕度情報を出力し、複数の前記PHYからプリフェッチ要求が同時に出力されている場合には、プリフェッチコントローラは時間余裕度が最小のプリフェッチ要求を選択する。

請求項（抜粋）：

複数のプロセッサを備えたマルチプロセッサシステムのキャッシュメモリ制御装置において、複数の前記プロセッサにそれぞれ対応させて設けられる複数のキャッシュメモリと、複数の前記キャッシュメモリによって共有される記憶装置であって、前記各キャッシュメモリに格納されるインストラクションデータを蓄積している記憶装置と、を備え、前記各キャッシュメモリには、前記各キャッシュメモリのそれぞれに対応する前記プロセッサで使用されるインストラクションデータが、前記記憶装置からあらかじめ読み出されて格納され、複数の前記キャッシュメモリのそれぞれに対応させて、前記各キャッシュメモリの更新を制御するためのコマンドレジスタを備え、前記キャッシュメモリに対応するプロセッサが、前記キャッシュメモリに対応する前記コマンドレジスタに、前記キャッシュメモリの更新までの時間余裕度情報を含むキャッシュメモリ更新要求コマンドを書き込むことで、前記キャッシュメモリの更新要求が、プリフェッチ制御手段に対して出力され、前記プリフェッチ制御手段は、前記キャッシュメモリの更新要求が複数出力されている場合、複数の前記キャッシュメモリの更新要求のそれぞれの前記時間余裕度情報に基づき、一つのキャッシュメモリの更新要求を選択する手段を備え、前記選択されたキャッシュメモリの更新要求にしたがって前記記憶装置からインストラクションデータを読み出し、前記選択されたキャッシュメモリの内容を更新する、構成としてなる、ことを特徴とする、マルチプロセッサシステムのキャッシュメモリ制御装置。

IPC (11件)：

G06F 12/08 519 , G06F 12/08 501 , G06F 12/08 505 , G06F 12/08 513 , G06F 12/08 559 , G06F 9/32 310 , G06F 9/38 310 , G06F 12/00 571 , G06F 15/16 645 , G06F 15/177 682 , G06F 15/78 510

FI (11件)：

G06F 12/08 519 Z , G06F 12/08 501 D , G06F 12/08 505 B , G06F 12/08 513 , G06F 12/08 559 Z , G06F 9/32 310 K , G06F 9/38 310 A , G06F 12/00 571 B , G06F 15/16 645 , G06F 15/177 682 F , G06F 15/78 510 F

Fターム (31件)：

5B005JJ12 , 5B005KK13 , 5B005LL01 , 5B005MM02 , 5B005MM05 , 5B005NN22 , 5B005NN72 , 5B013AA05 , 5B033AA04 , 5B033AA07 , 5B033AA14 , 5B033CA01 , 5B033DB06 , 5B033DB12 , 5B045BB04 , 5B045BB18 , 5B045BB28 , 5B045BB29 , 5B045BB48 , 5B045DD02 , 5B045DD06 , 5B045DD12 , 5B045EE15 , 5B045KK08 , 5B060CA06 , 5B060CD12 , 5B062AA02 , 5B062CC04 , 5B062DD01 , 5B062DD03 , 5B062FF02

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