特許

J-GLOBAL ID：200903009345444575

ユークリッドの互除回路

発明者： 服部 雅之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 高橋 光男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-350759
公開番号（公開出願番号）：特開平5-165662
出願日： 1991年12月12日
公開日（公表日）： 1993年07月02日
要約：

【要約】【目的】 演算ユニットを多重度化させて演算ユニット数を低減させ、これによって回路規模を大幅に低減させるとともに、高速動作を可能にしてスループットを大幅に向上させる。【構成】 A側のレジスタ70〜72tをQi(X)およびλi(X)格納用のレジスタとして共用するとともに、B側のレジスタ80〜82t+1をRi(X)およびμi(X)格納用のレジスタとして共用して使用しながら割算ユニット3によってMLTブロック2の最終段から出力される値に基づいて割算を行って、この割算結果を各演算ユニット91〜9Koptに戻すとともに、制御用ユニット4によって割算ユニット3および各演算ユニット91〜9Koptに時分割多重方式でノーマル接続割算演算、クロス接続割算演算、シフト接続演算のいずれかを行なわせてユークリッドの互除演算を行わせる。

請求項（抜粋）：

多重度に応じて区分され、Ri(X)、Qi(X)の係数が各々格納されるA側レジスタ群と前記多重度に応じて区分され、λi(X)、μi(X)の係数が各々格納されるB側レジスタ群と前記多重度に応じた数だけ設けられる演算ユニットとを有し、割算結果および前記A側レジスタ群および前記B側レジスタ群を構成する各レジスタから出力される値を取り込むとともに、切替指令に応じて各ステップのクロックサイクル毎にノーマル接続演算、クロス接続演算、シフト演算のいずれかを行なうMLTブロックと、Ri(X)、Qi(X)用のレジスタおよびλi(X)、μi(X)用のレジスタ、これらの各レジスタに格納されている係数を割算する割算器を有し、前記MLTブロックの最終段から出力される値を取り込むとともに、切替指令に応じてノーマル接続割算演算、クロス接続割算演算のいずれか一方を行ない、この演算結果を各ステップが終了するまで前記各演算ユニットに供給する割算ユニットと、予め設定されている値と前記割算ユニットのレジスタに格納されている値とに基づいて各ステップ毎にノーマル接続またはクロス接続、シフト接続のいずれかを指定する切替指令を生成して前記MLTブロック、割算ユニットに供給する判定制御用ユニットと、を備えたことを特徴とするユークリッドの互除回路。

IPC (3件)：

G06F 11/10 330 ,  H03M 13/00 ,  H04L 1/00

引用特許：

審査官引用 (3件)

• 特開昭63-316524
  
• 特開昭63-316525
  
• 電子ゲーム機
  公報種別：公開公報   出願番号：特願平3-198779   出願人：高砂電器産業株式会社