特許

J-GLOBAL ID：200903009347619720

半導体記憶装置の製造方法

発明者： 松田 順一
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平3-247818
公開番号（公開出願番号）：特開平5-090535
出願日： 1991年09月26日
公開日（公表日）： 1993年04月09日
要約：

【要約】 (修正有)【目的】 微細化に適したトレンチキャパシタと短チャンネル効果の少ない転送用MOSトランジスタとを備えた半導体記憶装置の製造方法を提供する。【構成】 第1の半導体基板(1)表面に厚さの異なる絶縁膜(4)(5)を形成する工程と、絶縁膜(4)(5)上に第2の半導体基板(34)を形成する工程と、第1の半導体基板(1)を削り半導体領域(8)を形成する工程と、半導体領域(8)にメモリセルの転送用MOSトランジスタを形成する工程と、半導体領域(8)の周辺部にトレンチ(25)を形成する工程と、トレンチ(25)にメモリセルの容量を形成する工程とを具備する。

請求項（抜粋）：

第1の半導体基板の一主面に厚い部分と薄い部分を有する絶縁膜を形成する工程と、前記絶縁膜上に半導体材料を付着して、平坦な平面を有する第2の半導体基板を形成する工程と、前記第1の半導体基板を前記厚い部分の絶縁膜が露出するまで削り、前記薄い部分の絶縁膜上に半導体領域を形成する工程と、前記半導体領域にメモリセルの転送用MOSトランジスタを形成する工程と、前記半導体領域の周辺部に前記半導体領域と絶縁膜とを貫通して前記第2の半導体基板に到達するトレンチを形成する工程と、前記トレンチ内にメモリセルの容量を形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。

FI (3件)：

H01L 27/10 325 G ,  H01L 27/10 325 D ,  H01L 27/10 325 M