特許
J-GLOBAL ID：200903009348169575
マトリックス型強誘電体メモリ
発明者：
出願人/特許権者：
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代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-028087
公開番号（公開出願番号）：特開平6-244374
出願日： 1993年02月17日
公開日（公表日）： 1994年09月02日
要約：
【要約】【目的】本発明は、情報破壊等の障害を生じることなく高集積化を図ることを主要な目的とする。【構成】p型の下地基板と、この下地基板の素子領域に形成されたn型の第1半導体層と、この第1半導体層の表面に互いに離間して形成されたp型の第2半導体層と、この第2半導体層の表面に形成されたn型の第3半導体層とを有する半導体型2端子スイッチで構成される半導体素子と、前記下地基板上に絶縁膜を介して形成されるとともに,前記半導体素子と直列に接続され、下地電極と強誘電体薄膜と上部電極とを有する強誘電体キャパシタと、を具備するマトリックス型強誘電体メモリにおいて、前記半導体素子はpnp型の横形トランジスタとnpn型の縦型トランジスタで構成され、かつ前記横形トランジスタのベース部は前記縦型トランジスタのコレクタ部と共通し、前記横形トランジスタのコレクタ部は前記縦型トランジスタのベース部と共通していることを特徴とするマトリックス型強誘電体メモリ。
請求項（抜粋）：
p型の下地基板と、この下地基板の素子領域に形成されたn型の第1半導体層と、この第1半導体層の表面に形成されたp型の第2半導体層と、この第2半導体層の表面に形成されたn型の第3半導体層とからなるpnpn半導体型2端子スイッチと、この2端子スイッチと直列に接続され、前記下地基板上に絶縁膜を介して形成された、下地電極と強誘電体薄膜と上部電極とを有する強誘電体キャパシタとを備えたマトリックス型強誘電体メモリにおいて、前記第2半導体層を互いに離間して形成された2つのp型領域で形成し、一方のp型領域のみに第3半導体層を設けることにより、pnp型の横型トランジスタと、npn型の縦型トランジスタを形成したことを特徴とするマトリックス型強誘電体メモリ。
IPC (4件)：
H01L 27/10 451
, G11C 11/22
, H01L 27/04
, H01L 27/108
