特許
J-GLOBAL ID：200903009378638677
位相誤差検出回路及びデジタルPLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
脇 篤夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-073033
公開番号（公開出願番号）：特開平9-247136
出願日： 1996年03月05日
公開日（公表日）： 1997年09月19日
要約：
【要約】【課題】 簡易な構成で精度よく位相誤差情報を検出できる位相誤差検出回路及びそれを用いたPLL回路を実現する。【解決手段】 入力信号についてクロックの2倍の周波数とされたサンプリングクロックでサンプルされたデータを、1サンプルおきに誤差サンプルデータe1と検出点サンプルデータd1に分類する。そして順次入力される検出点サンプルデータd1の前後2つの検出点サンプルデータから入力信号についてのエッジを検出する(d3)。エッジ検出手段でエッジが検出された2つの検出点サンプルデータの間の誤差サンプルデータの値e1と、少なくとも一方の検出点サンプルデータの値(d2)を用いて、入力信号とクロックの間の位相誤差を検出する。
請求項（抜粋）：
積分等化された入力信号についてクロックの2倍の周波数とされたサンプリングクロックでサンプルされたデータを、1サンプルおきに誤差サンプルデータと検出点サンプルデータに分類するサンプル分類手段と、順次入力される検出点サンプルデータの前後2つの検出点サンプルデータから入力信号についてのエッジを検出するエッジ検出手段と、前記エッジ検出手段でエッジが検出された2つの検出点サンプルデータの間の誤差サンプルデータの値と、少なくとも一方の検出点サンプルデータの値を用いて、前記入力信号と前記クロックの間の位相誤差を検出する誤差検出手段と、から構成されることを特徴とする位相誤差検出回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/08 A
