特許

J-GLOBAL ID：200903009389063382

パタンマツチングプロセツサ及び並列パタンマツチングプロセツサ

発明者： 上村 健
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-159318
公開番号（公開出願番号）：特開平5-040740
出願日： 1991年07月01日
公開日（公表日）： 1993年02月19日
要約：

【要約】【目的】 パタン処理に現れる距離計算,ソーティング等の基本演算を、演算モジューサ間のパイプライン処理とマルチプロセッサにより高速に実行する。【構成】 標準パタンを格納する辞書メモリと、入力パタンを格納する2ポートメモリと、これらのアドレスを生成するアドレスジェネレータと、辞書メモリまたは2ポートメモリから読み出したデータに対し、距離計算,ソーティング等の演算をパイプライン処理により実行するALU,スワッパ,乗算器,バレルシフタと、処理に応じてデータパスをするためのマルチプレクサ,バススイッチ,内部バスと、以上のモジュールにオペレーションコードを供給すると共に、多重ループ処理の分岐判定やプロセッサ間の同期を司るシーケンサ、を含んで構成されることを特徴とするパタンマッチングプロセッサ。

請求項（抜粋）：

入力パタンから特徴ベクトルを算出し、あらかじめ与えられた標準パタンとの間で距離計算もしくは類似度計算を行い、前記入力パタンの属するカテゴリを決定するパタンマッチングプロセッサであって、各モジュールのオペレーションコードを与えるシーケンサと、前記シーケンサより与えられるオペレーションコードと、第1のアドレスジェネレータより与えられるアドレスに従って動作し、前記標準パタンを格納する辞書メモリと、独立にアクセス可能な2つのポートを備え、前記シーケンサより与えられるオペレーションコードと第2,第3のアドレスジェネレータより与えられるアドレスに従って動作し、前記入力パタンや前記特徴ベクトルを格納する2ポートメモリと、前記辞書メモリ,前記2ポートメモリの第1のアクセスポート,前記第1のアドレスジェネレータ,前記第2のアドレスジェネレータの各出力値を入力し、これらのうち1つを前記シーケンサより与えられるオペレーションコードに従って選択する第1,第2,第3のマルチプレクサと、前記シーケンサより与えられるオペレーションコードに従って、前記第2のマルチプレクサの出力値を保持する第1のレジスタと、前記シーケンサより与えられるオペレーションコードに従って、前記第3のマルチプレクサの出力値を保持する第2のレジスタと、前記第1のレジスタと前記第2のレジスタの各出力値を入力し、前記シーケンサより与えられるオペレーションコードに従って、算術論理演算を実行する第1のALUと、前記第1のレジスタ,前記第1のALU,前記第1のマルチプレクサの各出力値を入力し、これらのうち1つを前記シーケンサより与えられるオペレーションコードに従って選択する第4のマルチプレクサと、前記第1のALUと前記第2のレジスタの各出力値を入力し、これらのうち1つを前記シーケンサより与えられるオペレーションコードに従って選択する第5のマルチプレクサと、前記第4のマルチプレクサと前記第5のマルチプレクサの各出力値を入力し、積を求める乗算器と、前記第4のマルチプレクサの出力値と前記乗算器の出力値の下位側ビットを入力し、これらのうち1つを前記シーケンサより与えられるオペレーションコードに従って選択する第6のマルチプレクサと、前記乗算器の出力値の上位側ビットと前記第5のマルチプレクサの出力値を入力し、これらのうち1つを前記シーケンサより与えられるオペレーションコードに従って選択する第7のマルチプレクサと、前記第6,第7のマルチプレクサとレジスタファイルの各出力値を入力し、前記シーケンサより与えられるオペレーションコードに従って、算術論理演算を実行する第2のALUと、前記シーケンサより与えられるオペレーションコードに従って、内部バス上の値を保持する第3のレジスタと、前記シーケンサより与えられるオペレーションコードと前記第3のレジスタの出力値に従って、前記第2のALUの出力値に対するバレルシフト演算を実行し、結果を前記2ポートメモリの第2のアクセスポートに出力するバレルシフタと、前記第1のマルチプレクサと前記第2のALUの各出力値を入力し、これらのうち1つを前記シーケンサより与えられるオペレーションコードに従って選択する第8のマルチプレクサと、前記シーケンサより与えられるオペレーションコードに従って、前記第8のマルチプレクサの出力値を保持し、それを前記第2のALUに対して出力するレジスタファイルと、前記シーケンサより与えられるオペレーションコードに従って、前記辞書メモリのアクセスポートと前記内部バスとの間の接続を行う第1のバススイッチと、前記シーケンサより与えられるオペレーションコードに従って、前記2ポートメモリの第1のアクセスポートと前記内部バスとの間の接続を行う第2のバススイッチと、前記シーケンサより与えられるオペレーションコードと前記内部バスを入力し、前記辞書メモリのアドレス計算を行う第1のアドレスジェネレータと、前記シーケンサより与えられるオペレーションコードと前記内部バスを入力し、前記2ポートメモリの第1のアクセスポートのアドレス計算を行う第2のアドレスジェネレータと、前記シーケンサより与えられるオペレーションコードと前記内部バスを入力し、前記2ポートメモリの第2のアクセスポートのアドレス計算を行う第3のアドレスジェネレータを含んで構成されることを特徴とするパタンマッチングプロセッサ。

IPC (3件)：

G06F 15/16 ,  G06F 15/70 450 ,  G06K 9/62