特許

J-GLOBAL ID：200903009398721538

半導体装置及びその製造方法

発明者： 楠 雅統
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願平7-152359
公開番号（公開出願番号）：特開平8-321612
出願日： 1995年05月26日
公開日（公表日）： 1996年12月03日
要約：

【要約】【目的】 ポリサイドゲート構造の半導体装置において、熱処理後の高融点金属シリサイド膜中の引っ張り応力による半導体素子のホットキャリヤの増速劣化を抑制する。【構成】 半導体基板0上にウエル領域1、素子分離領域2を形成し、ゲート絶縁膜になるゲート酸化膜3、多結晶シリコン4を成長し、CVDタングステンシリサイド膜5を堆積し、さらに圧縮応力膜としてCVD O3-TEOS SiO2 膜6を堆積した。ゲート酸化膜、多結晶シリコン、CVDタングステンシリサイド膜、SiO2 膜6を同時にエッチングしてゲート絶縁膜、ゲート電極を形成し、LDD構造のソース/ドレイン領域を形成した後、層間絶縁膜10を半導体基板0の全面に堆積させた。リフロー工程において層間絶縁膜10を平坦化した後、層間絶縁膜12および配線13を形成し、最終的にパッシベーション膜14を形成した。

請求項（抜粋）：

ポリサイドゲートがポリシリコン膜、高融点金属シリサイド膜および、後工程の熱処理後に膜内に圧縮応力をもつ膜(以下、圧縮応力膜)の3層で形成されていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/336

FI (3件)：

H01L 29/78 301 G ,  H01L 21/28 301 D ,  H01L 29/78 301 L