特許
J-GLOBAL ID：200903009414647009
ビタビ復号器
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-202418
公開番号（公開出願番号）：特開平9-051278
出願日： 1995年08月08日
公開日（公表日）： 1997年02月18日
要約：
【要約】【課題】 高速復号性能を保持しつつ、パスメモリの回路規模を縮小し、半導体集積回路化が容易なビタビ復号器を提供する。【解決手段】 パス選択信号を複数ステップ分保持するメモリ回路21a〜dと、最尤パス選択信号に基づいて前記メモリ回路の記憶内容をトレースバックするトレースバック回路22a〜dと、トレースバック回路の出力を所定の順序に並べ替える出力バッファ回路24a〜dと、トレースバック制御回路25とによりビタビ復号器のパスメモリ回路を構成する。トレースバック制御回路25は、メモリ回路21とトレースバック回路22と出力バッファ回路24とからなる互いに独立に動作可能な複数組a〜dを、パスメモリ更新動作と、トレースバック動作と、出力動作とを各組a〜d間で位相をずらして交互に動作せしめる。
請求項（抜粋）：
状態遷移のブランチの確かさを示す量であるブランチメトリックを計算するブランチメトリック演算回路と、各状態毎にパスメトリックを演算するとともにいずれのパスを選択したかを示すパス選択信号を出力する加算比較選択回路と、各状態毎のパスメトリックから最尤パスを選択して最尤パス選択信号を出力する最尤判定回路と、復号の候補であるパスを記憶保持するパスメモリ回路とを備えて構成されるビタビ復号器において、前記パスメモリ回路は、前記パス選択信号を複数ステップ分保持するメモリ回路と、前記最尤パス選択信号に基づいて前記メモリ回路の記憶内容をトレースバックするトレースバック回路と、前記トレースバック回路の出力を所定の順序に並べ替える出力バッファ回路と、トレースバック制御回路とからなり、前記メモリ回路、前記トレースバック回路及び前記出力バッファ回路からなる互いに独立に動作可能な複数組を具備し、前記トレースバック制御回路は、前記各組のパスメモリ更新動作と、トレースバック動作と、出力動作とを各組間で位相をずらして交互に動作せしめることを特徴とするビタビ復号器。
IPC (2件)：
FI (2件)：
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