特許

J-GLOBAL ID：200903009415530873

レイアウト検証方法およびそのプログラムおよびレイアウト検証装置

発明者： 佃 栄次
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-247016
公開番号（公開出願番号）：特開2003-060039
出願日： 2001年08月16日
公開日（公表日）： 2003年02月28日
要約：

【要約】【課題】 L(Line)/S(Space)マトリックスを用いた、より検証精度の高いレイアウト検証装置、レイアウト検証方法およびそのプログラムを提供する。【解決手段】 セグメントを周囲の他のポリゴンの配置状況に応じて分割することにより、より検証精度の高いレイアウト検証方法を実現する。例えば、ポリゴンP1の左側の辺(=セグメントSegc)は、セグメントの長さ全てにわたって他のポリゴンP5が最隣接している。よって、この辺については分割を行わない。一方、ポリゴンP1の上側の辺は、セグメントの長さの一部のみに他のポリゴンP7が距離Rの範囲内で最隣接している。よって、この場合は、ポリゴンP7が隣接している部分までのセグメントSegb1と残りのセグメントSegb2とに分割する。そして、各セグメントごとにL/Sマトリックスを参照して、そのポリゴンが解像可能かどうか判断する。

請求項（抜粋）：

半導体集積回路のレイアウトデータには、辺たる複数のセグメントから構成された、配線パターンを示すポリゴンが複数含まれ、(a)前記レイアウトデータにおいて、前記複数のポリゴンのうちひとつのポリゴンを構成する各セグメントを、周囲の他のポリゴンの配置状況に関連して予め定められた所定の規則に基づいて分割するステップと、(b)分割を行ったセグメント、および、分割を行わなかったセグメントの両方についてそれぞれ、各セグメントが含まれる配線の幅および各セグメントに最隣接するスペースの幅を検出するステップと、(c)ウェハプロセスにおけるセグメントの解像可能性に関連づけられた所定の条件を前記配線の幅および前記スペースの幅の組み合わせに対応させて記録した解像可能性条件データを参照しつつ、前記各セグメントのそれぞれの解像可能性を評価するステップと、(d)前記ステップ(c)の評価結果に基づいて解像可能性が否定的なセグメントが存在した場合に、エラー情報を出力するステップとを備えるレイアウト検証方法。

IPC (4件)：

H01L 21/82 ,  G03F 1/08 ,  G06F 17/50 666 ,  H01L 21/027

FI (4件)：

G03F 1/08 S ,  G06F 17/50 666 C ,  H01L 21/82 T ,  H01L 21/30 502 P

Fターム (18件)：

2H095BD02 ,  5B046AA08 ,  5B046BA05 ,  5B046BA06 ,  5B046CA06 ,  5B046JA02 ,  5F064EE09 ,  5F064EE14 ,  5F064EE19 ,  5F064GG03 ,  5F064GG10 ,  5F064HH01 ,  5F064HH07 ,  5F064HH10 ,  5F064HH12 ,  5F064HH13 ,  5F064HH14 ,  5F064HH17