マイクロプロセツサ

発明者：
出願人/特許権者：
代理人 (1件)：須山佐一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-252502
公開番号（公開出願番号）：特開平5-089031
出願日： 1991年09月30日
公開日（公表日）： 1993年04月09日
要約：

【要約】 (修正有)【目的】デバイス・アクセス処理を従来より高速に行う。【構成】命令解読実行部2は、連続したアドレスの連続したバス・アクセスを伴う命令を検出すると、そのバス・サイクル数に応じ、バス・サイクルが3つの場合はBST3信号9を、バス・サイクルが2つの場合はBST2信号10をアクティブHとして、バーストモードで連続したアドレスの所定数のデータを読み込むことを通知する。バス制御部3は、BST3信号9又はBST2信号10がアクティブHであって、かつ、BURSTMD信号11がアクティブHで外部回路がバス・サイクル・バーストモードをサポートする場合は、BURST信号12をアクティブHとして、外部回路に現在行っているバス・サイクルが、バス・サイクル・バーストモードであることを通知し、T1ステート及びT2ステートからなる1番目のバス・サイクルと、T2ステートのみからなる2番目以降のバス・サイクルとにより、データの読み込みを実施するようバス・サイクルを制御する。

請求項（抜粋）：

デバイスのアクセスの準備のための第1ステートと、前記デバイスをアクセスするための第2ステートとからなるバスサイクルによって、デバイスアクセス処理するマイクロプロセッサにおいて、連続アドレスをアクセスする為の命令を検出し、解読する解読手段と、前記解読手段に基づき、実行されるバスサイクルが連続アドレスであることを指示する連続アクセス指示手段と、前記デバイスが連続アクセス可能であるか否かを検出する検出手段と、前記検出手段の検出結果に基づき、前記デバイスが連続アクセス可能で、且つ、前記連続アクセス指示手段の実行指示に応じ、前記第1ステートおよび前記第2ステートからなる第1番目のバスサイクルと、前記第2ステートのみからなる2番目以降のバスサイクルとによってデバイスアクセス処理を順次実行するバスサイクル制御手段とを具備したことを特徴とするマイクロプロセッサ。

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