特許

J-GLOBAL ID：200903009453876228

NAND型不揮発性半導体メモリ

発明者： 執行 直之
出願人/特許権者： 株式会社東芝
代理人 (22件)： 鈴江 武彦 ,  蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  勝村 紘 ,  橋本 良郎 ,  風間 鉄也 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2008-046226
公開番号（公開出願番号）：特開2009-205728
出願日： 2008年02月27日
公開日（公表日）： 2009年09月10日
要約：

【課題】選択セルの書き込み不足を防止する。【解決手段】本発明のNAND型不揮発性半導体メモリは、互いに直列接続されるn(nは4以上の整数)個のメモリセルと、プログラミング時に、n個のメモリセルのうち、プログラミングの対象となる第1メモリセルのコントロールゲート電極に第1電圧を印加し、第1メモリセルのソース線側に隣接する第2メモリセルのコントロールゲート電極及び第1メモリセルのビット線側に隣接する第3メモリセルのコントロールゲート電極にそれぞれ第1電圧よりも低い第2電圧を印加し、n個のメモリセルのうち、第1、第2及び第3メモリセル以外の残りのメモリセルのコントロールゲート電極に第2電圧よりも低い第3電圧を印加するドライバとを備える。【選択図】図5

請求項（抜粋）：

電荷蓄積層及びコントロールゲート電極を有し、互いに直列接続されるn(nは4以上の整数)個のメモリセルと、前記n個のメモリセルの一端とソース線との間に接続される第1セレクトゲートトランジスタと、前記n個のメモリセルの他端とビット線との間に接続される第2セレクトゲートトランジスタと、プログラミング時に、前記n個のメモリセルのうち、前記プログラミングの対象となる第1メモリセルのコントロールゲート電極に第1電圧を印加し、前記第1メモリセルの前記ソース線側に隣接する第2メモリセルのコントロールゲート電極及び前記第1メモリセルの前記ビット線側に隣接する第3メモリセルのコントロールゲート電極にそれぞれ前記第1電圧よりも低い第2電圧を印加し、前記n個のメモリセルのうち、前記第1、第2及び第3メモリセル以外の残りのメモリセルのコントロールゲート電極に前記第2電圧よりも低い第3電圧を印加するドライバとを具備し、前記第1、第2及び第3電圧は、前記n個のメモリセルをそれらの閾値によらずオンにする値以上であることを特徴とするNAND型不揮発性半導体メモリ。

IPC (2件)：

G11C 16/02 ,  G11C 16/04

FI (3件)：

G11C17/00 611E ,  G11C17/00 641 ,  G11C17/00 622E

Fターム (10件)：

5B125BA01 ,  5B125BA19 ,  5B125CA20 ,  5B125DB12 ,  5B125DB19 ,  5B125EA05 ,  5B125EA07 ,  5B125ED07 ,  5B125EF09 ,  5B125FA02

引用特許：

出願人引用 (1件)

• 不揮発性半導体記憶装置及び電子カード
  公報種別：公開公報   出願番号：特願2003-334713   出願人：株式会社東芝