特許

J-GLOBAL ID：200903009454407639

プログラマブル・ロジツク・ユニツト回路及びプログラマブル・ロジツク回路

発明者： 佐伯 幸弘 ,  室賀 啓希 ,  重松 朋久 ,  日比 敏雄 ,  川原 康夫 ,  丸 一直 ,  ケネス・オースチン ,  ゴードンスターリン・ワーク ,  ダレンマーチン・ウエツジウツド
出願人/特許権者： 株式会社東芝 ,  ピルキントン・マイクロエレクトロニクス・リミテツド
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-114863
公開番号（公開出願番号）：特開平5-136688
出願日： 1992年05月07日
公開日（公表日）： 1993年06月01日
要約：

【要約】【目的】本発明は、フィールド・プログラマブル・ゲート・アレイを構成するのに適したプログラマブル・ロジック・ユニット回路及びプログラマブル・ロジック回路を提供することを目的とする。【構成】データ記憶回路10と、少なくとも2個の入力信号が供給される組合せ論理回路13と、上記組合せ論理回路に供給する2個の各入力信号を上記データ記憶回路の記憶データに基づいてそれぞれ2個以上の信号の中から選択する入力選択回路11,12と、上記組合せ論理回路の出力信号をクロック信号に同期して出力するクロック同期回路14と、上記組合せ論理回路の出力信号及び上記クロック同期回路の出力信号を上記データ記憶回路の記憶データに基づいて選択する3ステート出力型の出力選択回路16とを具備したことを特徴としている。

請求項（抜粋）：

少なくとも2個の入力信号が供給され、これらの入力信号の所定論理出力信号を得る組合せ論理回路と、上記組合せ論理回路に供給される少なくとも2個の各入力信号を、選択用の第1データに基づいてそれぞれ2個以上の信号の中から選択する少なくとも2個の入力選択回路と、上記組合せ論理回路の出力信号をクロック信号に同期してラッチし、出力するクロック同期回路と、上記組合せ論理回路の出力信号及び上記クロック同期回路の出力信号を、選択用の第2データに基づいて選択出力する3ステート出力型の出力選択回路と、少なくとも上記選択用の第1データ及び第2を記憶するデータ記憶回路とを具備したプログラマブル・ロジック・ユニット回路。

IPC (3件)：

H03K 19/173 101 ,  G06F 7/00 ,  H03K 19/177

引用特許：

出願人引用 (4件)

• 特開平3-079125
  
• 特開昭61-089721
  
• 特開平1-100796
  
• 特開平2-291720