特許
J-GLOBAL ID：200903009484074499
半導体試験方法および半導体試験装置
発明者：
出願人/特許権者：
代理人 (1件)：
油井 透 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-004465
公開番号（公開出願番号）：特開2000-206212
出願日： 1999年01月11日
公開日（公表日）： 2000年07月28日
要約：
【要約】【課題】 各ピン間に生じるCMOSデバイスの伝搬遅延時間のばらつきを粗調整と微調整の2段階で吸収して、微調整となるデスキュー時のデスキュー時間を有効に使用できるようにする。【解決手段】 デスキュー回路4に直列に遅延時間調整回路3を挿入する。遅延時間調整回路3は、微調整用のデスキュー回路4で調整できない粗レベルの伝搬遅延時間を調整をするために、デスキュー回路4の可変遅延量の単位時間を大きく設定してある。デスキューに先立って、時間測定器12で伝搬遅延時間が最も遅いピンを探し、その遅延時間と他のピンの遅延時間とを比較して、他のピンの遅延時間を最も遅いピンの遅延時間に合せ込む粗調整を行う。その後デスキューによる微調整を行う。
請求項（抜粋）：
半導体デバイスの各ピンへ供給する試験信号のタイミングを校正するに際して、全ピンについて試験信号の伝搬遅延時間を測定し、測定した全ピンの中から試験信号の伝搬遅延時間が最も遅いピンを検出し、他のピンの伝搬遅延時間を粗調整して、前記最も遅いピンの伝搬遅延時間に他のピンの伝搬遅延時間を合せ、合せた後、各ピンについてデスキューによる微調整を行って各ピンのタイミングを校正するようにした半導体試験方法。
IPC (2件)：
FI (2件)：
G01R 31/28 R
, G01R 31/28 H
2G032AD06
, 2G032AG10
, 2G032AH02
, 2G032AH03
, 2G032AL00
