特許
J-GLOBAL ID：200903009519811394
薄膜トランジスタマトリックス及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-180169
公開番号（公開出願番号）：特開平6-027487
出願日： 1992年07月08日
公開日（公表日）： 1994年02月04日
要約：
【要約】【目的】 薄膜トランジスタマトリックス及びその製造方法に関し,ゲート・ソース間の寄生容量を均一にしてばらつきをなくす構造と方法を目的とする。【構成】 ゲートバスライン2とドレインバスライン9の交点付近に薄膜トランジスタが配置され,薄膜トランジスタは透明絶縁性基板1上にゲート電極2a, 2b, ゲート絶縁膜3,動作半導体膜4がこの順に積層され, 動作半導体膜4上にソース電極6a, 6bとドレイン電極7a, 7bが配置され,ゲート電極2a, 2bはゲートバスライン2に接続し, ソース電極6a, 6bは画素電極8に接続する構造を有する薄膜トランジスタマトリックスであって, ゲート電極2a, 2bはゲートバスライン2から櫛の歯状に突き出た主ゲート電極2aと補助用ゲート電極2bからなり, 画素電極8は主ゲート電極2a上から補助用ゲート電極2b上にまたがる連続膜からなる薄膜トランジスタマトリックスにより構成する。
請求項（抜粋）：
ゲートバスライン(2) とドレインバスライン(9) が絶縁膜(3) を介してマトリックス状に配列され,該ゲートバスライン(2) と該ドレインバスライン(9) の交点付近に薄膜トランジスタが配置され,該薄膜トランジスタは透明絶縁性基板(1) 上にゲート電極(2a, 2b), ゲート絶縁膜(3), 動作半導体膜(4) がこの順に積層され, 該動作半導体膜(4) 上にソース電極(6a, 6b)とドレイン電極(7a, 7b)が配置され,該ゲート電極(2a, 2b)は前記ゲートバスライン(2) に接続し, 該ソース電極(6a, 6b)は画素電極(8) に接続する構造を有する薄膜トランジスタマトリックスであって,該ゲート電極(2a, 2b)は該ゲートバスライン(2) から櫛の歯状に突き出た主ゲート電極(2a)と補助用ゲート電極(2b)からなり, 該画素電極(8) は該主ゲート電極(2a)上から該補助用ゲート電極(2b)上にまたがる連続膜からなることを特徴とする薄膜トランジスタマトリックス。
IPC (2件)：
G02F 1/136 500
, H01L 29/784
