特許
J-GLOBAL ID：200903009524480576
ディジタルPLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願2001-044371
公開番号（公開出願番号）：特開2002-246897
出願日： 2001年02月21日
公開日（公表日）： 2002年08月30日
要約：
【要約】【課題】 従来より低い周波数の基準クロックで動作することができ、応用可能な製品範囲を拡大することができるディジタルPLL回路を提供する。【解決手段】 変化点検出器11の分解能が基準クロックに対しn倍となり、その変化点検出器11の検出結果に基づいて、nビット加算器12および第1のnビットレジスタ13からなるディジタル可変周波数発振器の連続する2値の出力に、それぞれ第1の重みづけ回路15および第2の重みづけ回路16により重みづけを行い、それらの加算器17による加算値を位相誤差値として動作することにより、位相誤差検出精度を向上し、周波数を1/nとした基準クロックでの動作を可能にする。
請求項（抜粋）：
基準クロックで動作する第1のnビットレジスタ、および前記第1のnビットレジスタの出力バス値と発振周波数を決定する入力値とを加算するnビット加算器からなり、前記nビット加算器の出力バス値を前記第1のnビットレジスタの入力とし、前記第1のnビットレジスタの出力バス値のうちのMSBを発振出力とするディジタル可変周波数発振器と、位相比較対象信号の前記基準クロックごとの変化点の有無とその変化点の前記基準クロックに対する位相を検出する検出器とを設け、前記検出器により変化点を検出したタイミングにおける前記第1のnビットレジスタの連続した2値に対し、前記変化点の基準クロックに対する位相に応じて重みづけを行い、その重みづけ後の2値の加算値を位相誤差として、ディジタルフィルタ処理を行った後、前記nビット加算器の発振周波数を決定する入力値として帰還して、前記位相比較対象信号と前記ディジタル可変周波数発振器の出力との位相を同期させるよう構成したことを特徴とするディジタルPLL回路。
IPC (2件)：
FI (2件)：
Fターム (18件)：
5J106AA05
, 5J106BB04
, 5J106CC46
, 5J106DD13
, 5J106DD38
, 5J106GG14
, 5J106JJ07
, 5J106KK02
, 5J106KK05
, 5J106KK25
, 5J106LL05
, 5K047AA05
, 5K047GG02
, 5K047GG09
, 5K047MM27
, 5K047MM33
, 5K047MM48
, 5K047MM53
