特許

J-GLOBAL ID：200903009539123435

高耐圧半導体装置

発明者： 舟木 英之 ,  中川 明夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-231281
公開番号（公開出願番号）：特開平7-086580
出願日： 1993年09月17日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】耐圧、絶縁分離およびオン抵抗を同時に改善できる高耐圧MOSFETを提供すること。【構成】半導体基板1上に絶縁層2を介して設けられたp- 型活性層3と、このp- 型活性層3の表面に選択的に形成されたp+ 型ベース層4aと、このp+ 型ベース層4aの表面に選択的に形成されたn+ 型ソース層5と、p- 型活性層3の表面に選択的に形成され、絶縁層2に達しないn型オフセット層7と、このn型オフセット層7の表面に選択的に形成されたn+ 型ドレイン層6と、n+ 型ソース層5とn+ 型ドレイン層6との間の領域上にゲート酸化膜11を介して設けられたゲート電極と10を備え、n型オフセット層7は、その拡散深さが1〜2μmで、そのドーズ量が2〜3×1012cm-2であることを特徴とする。

請求項（抜粋）：

表面が絶縁層である基板上に高抵抗半導体層と、この高抵抗半導体層の表面に選択的に形成された第1導電型ベース層と、この第1導電型ベース層の表面に選択的に形成された第1の第2導電型半導体層と、前記高抵抗半導体層の表面に選択的に形成され、前記絶縁層に達しない第2導電型オフセット層と、この第2導電型オフセット層の表面に選択的に形成された第2の第2導電型半導体層と、前記第1の第2導電型半導体層と前記第2の第2導電型半導体層との間の領域上にゲート絶縁膜を介して設けられたゲート電極とを具備してなり、前記第2導電型オフセット層は、その拡散深さが1〜2μmで、そのドーズ量が2〜3×1012cm-2であることを特徴とする高耐圧半導体装置。