特許

J-GLOBAL ID：200903009546159674

半導体集積回路装置

発明者： 谷藤 修子 ,  秋岡 隆志 ,  丹波 昭浩 ,  行武 正剛 ,  小林 裕
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-030367
公開番号（公開出願番号）：特開平5-235736
出願日： 1992年02月18日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】半導体装置において、多入力論理ゲート回路の入力容量を増加させることなく高駆動能力を持ち、遅延時間を短縮して、動作速度を向上させる。【構成】出力段の素子に少なくとも1つのMOSを用い、その前段に論理G1,G2を持つことにより、G1,G2の論理しきい値を独立に異ならせることにより、出力段のS1,S2のスイッチング速度を制御するとともに、論理G1,G2の入力容量にかかわらずS2のゲートを設定できることから、S2を大きくし、オン抵抗を低くした。【効果】上記の構成により、遅延時間の短縮とともに、出力振幅がV2まで確実に振幅し、レイアウト面積の小さいゲートが得られ、本発明を適用した半導体装置の動作速度が向上する。

請求項（抜粋）：

論理ゲート回路を備えた半導体集積回路装置において、前記論理ゲート回路は、出力段と、この出力段を駆動するための論理機能を有する駆動段とを有し、前記出力段には、第1の電圧源と出力との電流経路を形成する第1のスイッチング機能を持つ素子と、第2の電圧源と出力との電流経路を形成する第2のスイッチング機能を持つ素子を有し、前記第1及び第2のスイッチング機能を持つ素子は、少なくとも1つがMOSトランジスタであり、前記論理機能を有する駆動段には、前記第1及び第2のスイッチング機能を持つ素子をそれぞれ駆動する第1及び第2の駆動段を備え、前記第1及び第2の駆動段は、入力を共通とし、論理しきい値を異ならせていることを特徴とする半導体集積回路装置。

IPC (4件)：

H03K 19/0175 ,  G11C 11/41 ,  H03K 19/01 ,  H03K 19/08

FI (2件)：

H03K 19/00 101 F ,  G11C 11/34 Z