特許

J-GLOBAL ID：200903009555975760

半導体集積回路装置およびその動作方法ならびに電子回路装置

発明者： 辻川 哲也 ,  田中 利広 ,  金光 道太郎 ,  加藤 正高 ,  足立 哲生
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平7-313798
公開番号（公開出願番号）：特開平9-153559
出願日： 1995年12月01日
公開日（公表日）： 1997年06月10日
要約：

【要約】【課題】 不揮発性メモリのメモリセルでの書き込み・消去動作後に、メモリセルのソース領域およびドレイン領域に蓄積された電荷をリセットする際、所定のメモリセルでホットエレクトロン現象が生じるのを防止する。【解決手段】 フラッシュメモリにおける所定のメモリブロックMBでの書き込み動作または消去動作直後に、次のようにする。まず、メモリブロックMB内のメモリセルをオフにする。続いて、メインビット線BLを接地電位にした後、スイッチMOS・FETQ1S, Q2Sをオンする。これにより、メモリブロックMBのサブソース線SSおよびサブビット線BLS に蓄積された電荷をそれぞれ接地電位VSSおよびメインビット線BLに逃がす。

請求項（抜粋）：

半導体基板上のメモリセル領域に分割配置された複数のメモリブロックを備え、前記複数のメモリブロックの各々が、浮遊ゲート電極上に絶縁膜を介して制御ゲート電極を積層してなる二層ゲート電極構造のMIS・FET形の不揮発性メモリセルを複数並列に接続してなり、かつ、その各々のメモリブロック内における複数のメモリセルのソース領域およびドレイン領域がそれぞれ共通の半導体領域からなる第1ソース線および第1ビット線で接続されてなる半導体集積回路装置であって、前記メモリブロック内の選択された不揮発性メモリセルでの書き込み動作および消去動作の終了時に、前記選択された不揮発性メモリセルの存在するメモリブロック内の不揮発性メモリセルをオフにした後において、その不揮発性メモリセルのソース領域およびドレイン領域の充電電荷を除去せしめるようにしてなる経路を設けたことを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/06 ,  H01L 27/115

FI (4件)：

H01L 29/78 371 ,  G11C 17/00 510 A ,  G11C 17/00 530 A ,  H01L 27/10 434