特許
J-GLOBAL ID：200903009565059885
半導体メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-002383
公開番号（公開出願番号）：特開平6-282986
出願日： 1994年01月14日
公開日（公表日）： 1994年10月07日
要約：
【要約】【目的】 メモリセルの耐圧を犠牲にすることなく充分なデータ保持時間を確保することができる実用的な半導体メモリを提供する。【構成】 外部電源電圧VCCは、第1の内部電源電圧VPERIとして周辺回路20に供給される。電源電圧制御回路30は、VCCが推奨動作条件の下限電圧V0Lより低い場合にはハイレベルの電圧制御信号VSIG を、そうでない場合にはローレベルのVSIG を出力する。電源回路40は、第2及び第3の内部電源電圧VW 、VWORDをメモリセル部10に供給する。VW は、VSIG がローレベルの場合にはVPERIと等しく、VSIG がハイレベルの場合にはVPERIを昇圧した電圧である。VWORDはVW を更に昇圧した電圧である。VW がメモリセルのハイレベルのデータの書き込み電圧となるように、センスアンプ列15のイネーブル信号線にはVW が、メモリセルアレイ11のワード線にはVWORDが各々ロウデコーダ12から供給される。
請求項（抜粋）：
電荷保持型の半導体メモリであって、外部電源電圧に比例した第1の内部電源電圧を入力し、前記第1の内部電源電圧が所定の電圧より高い場合には該第1の内部電源電圧と等しく設定され前記第1の内部電源電圧が前記所定の電圧より低い場合には該第1の内部電源電圧より高く設定された第2の内部電源電圧と、前記第2の内部電源電圧より高く設定された第3の内部電源電圧とをそれぞれ出力するための電源回路と、電荷を保持するためのキャパシタと、ソースがビット線に、ドレインが前記キャパシタに、ゲートがワード線にそれぞれ接続されたMOSトランジスタとを有するメモリセル回路と、ソースがセンスイネーブル信号線に、ドレインが前記ビット線にそれぞれ接続され、かつ前記ビット線の電圧を増幅するようにゲートに導通信号が印加されるMOSトランジスタを有するセンスアンプ回路と、前記電源回路から出力された第2の内部電源電圧を前記センスイネーブル信号線に、前記電源回路から出力された第3の内部電源電圧を前記ワード線にそれぞれ供給するためのロウデコーダとを備えたことを特徴とする半導体メモリ。
IPC (2件)：
G11C 11/407
, H01L 27/108
G11C 11/34 354 F
, H01L 27/10 325 Q
, H01L 27/10 325 U
