特許

J-GLOBAL ID：200903009574452506

テスト回路

発明者： 和田 恭司
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-330883
公開番号（公開出願番号）：特開2002-139546
出願日： 2000年10月30日
公開日（公表日）： 2002年05月17日
要約：

【要約】【課題】 正常時と故障時とで異なる出力値を観測することが可能で、回路全体の故障検出率を向上でき、良品/不良品の判別能力を向上できるテスト回路を得ることである。【解決手段】 D1が入力され、バス配線Bに出力されるトライステートバッファ1と、D2が入力され、バス配線Bに出力されるトライステートバッファ2と、C1が印加され、トライステートバッファ1に接続されるN1と、C2が印加され、トライステートバッファ2に接続されるN2と、N1に接続するFF3と、N2に接続するFF4と、FF3に接続するセレクタ5と、FF4に接続するセレクタ6とで構成する。

請求項（抜粋）：

バス配線と、第1のデ-タが入力され、前記バス配線に出力される第1のトライステートバッファと、第2のデ-タが入力され、前記バス配線に出力される第2のトライステートバッファと、第1の制御信号が印加され、前記第1のトライステートバッファに接続される第1の制御信号線と、第2の制御信号が印加され、前記第2のトライステートバッファに接続される第2の制御信号線と、前記第1の制御信号が入力される第1のFFと、前記第2の制御信号が入力される第2のFFと、第3のデ-タ及び前記第1のFFの出力が入力される第1のセレクタと、第4のデ-タ及び前記第2のFFの出力が入力される第2のセレクタとを備えるテスト回路。

IPC (3件)：

G01R 31/28 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

G01R 31/28 V ,  H01L 27/04 T

Fターム (14件)：

2G032AB01 ,  2G032AC03 ,  2G032AD06 ,  2G032AG07 ,  2G032AH04 ,  2G032AK14 ,  2G032AL00 ,  2G032AL07 ,  5F038CD07 ,  5F038CD08 ,  5F038DT02 ,  5F038DT05 ,  5F038DT15 ,  5F038EZ20