特許

J-GLOBAL ID：200903009584759170

電子及びMEMS素子の表面実装型チップスケールパッケージング方法

発明者： 姜 錫鎭
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-188751
公開番号（公開出願番号）：特開2002-043463
出願日： 2001年06月21日
公開日（公表日）： 2002年02月08日
要約：

【要約】【課題】 電子及びMEMS素子の表面実装型チップスケールパッケージング方法を提供する。【解決手段】 (a) 導電性を有するカバー用第2基板にパターン溝形状で形成する段階と、(b) 前記カバー用第2基板のパターン溝を絶縁体のガラスやセラミック材料で充填し、前記カバー用第2基板を平坦化してボンディングパターンを形成する段階と、(c) 前記カバー用第2基板を第1基板とウェーハレベルで正確に整列して接合する段階と、(d) 前記カバー用第2基板の上部に金属電極パターンを形成させる段階と、(e) 前記二つの基板をダイシングしてチップスケールパッケージを完成する段階とを含む。

請求項（抜粋）：

(a) 導電性を有するカバー用第2基板に半導体工程技術と微細加工技術を活用してインターコネクション及び封着構造をパターン溝形状で形成する段階と、(b) 前記カバー用第2基板のパターン溝を絶縁体のガラスやセラミック材料で充填し、前記カバー用第2基板を平坦化してボンディングパターンを形成する段階と、(c) 前記カバー用第2基板を電子素子やMEMS素子が一括的に製作された素子用第1基板とウェーハレベルで正確に整列して接合する段階と、(d) 前記カバー用第2基板の上部に金属電極パターンを形成させる段階と、(e) 前記インターコネクション及び封着が完了した二つの基板をダイシングしてチップスケールパッケージを完成する段階とを含むことを特徴とする電子及びMEMS素子の表面実装型チップスケールパッケージング方法。

IPC (2件)：

H01L 23/12 501 ,  H01L 23/02

FI (3件)：

H01L 23/12 501 P ,  H01L 23/02 B ,  H01L 23/02 D