特許
J-GLOBAL ID：200903009640767149
SRAMのポーズ試験方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-058707
公開番号（公開出願番号）：特開平5-258596
出願日： 1992年03月17日
公開日（公表日）： 1993年10月08日
要約：
【要約】【目的】試験時間を短縮し、試験コストの低減化を図る。【構成】電源電圧Vcc=5[V]として、例えば、セルノード8=Hレベル、セルノード9=Lレベルとなるように試験用データを書き込み、ポーズ時、電源電圧Vccを5[V]よりも低い電圧Vccp(例えば、0.5[V])にすると共に、ワード線WL=Vth+α、ビット線BL=Vth、/BL=Vccp-Vthにし、セルノード8の電圧をnMOSトランジスタ10を介してビット線BLの電圧であるVthに高速で降下させる。但し、VthはnMOSトランジスタのスレッショルド電圧、例えば、0.5[V]、αは0≦α≦Vccpなる関係にある電圧である。
請求項（抜粋）：
メモリセルに対する試験用データの書込み後、前記メモリセルの高レベル側のセルノードに蓄積されている電荷のリークを強制的に加速してポーズ試験を行うことを特徴とするSRAMのポーズ試験方法。
IPC (2件)：
G11C 29/00 303
, G11C 11/413
