半導体装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：宮井暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願2000-084158
公開番号（公開出願番号）：特開2001-274160
出願日： 2000年03月24日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】 Cuを使用して配線層を形成した場合でも、動作不良や歩留まりの低下を起こさないようにする。【解決手段】半導体基板101の表面に下部配線層102を形成する。次に、SiO2 膜103、Si3 N4 膜104、SiO2 膜105を順に堆積し、スルーホール106および配線溝107を形成する。次に物理的気層成長法によりTi膜108を、続いて化学的気層成長法によりTiCN膜109を堆積し、TiCN膜109の表面をN2 プラズマに暴露することによりTiN膜110を形成する。次にTiN膜110表面に物理的気層成長法によりTa膜111を堆積し、次にTa膜111表面に物理的気層成長法によりCu膜112を堆積した後に、電解メッキ法によりCu膜112の表面にCu113膜を堆積する。最後にSiO2 膜105上の金属膜を化学機械的研磨法により除去する。

請求項（抜粋）：

半導体基板と、前記半導体基板の表面に堆積された絶縁膜と、前記絶縁膜に選択的に形成された配線路形成用凹部と、前記配線路形成用凹部の内面に堆積された導電性を有する非晶質の拡散防止膜と、前記拡散防止膜の表面に堆積された導電性を有する結晶質の結晶性制御膜と、前記結晶性制御膜の表面に堆積された金属膜とを備えた半導体装置。

IPC (4件)：

H01L 21/3205 , H01L 21/285 , H01L 21/288 , H01L 21/768

FI (5件)：

H01L 21/285 S , H01L 21/285 C , H01L 21/288 E , H01L 21/88 R , H01L 21/90 B

Fターム (90件)：

4M104BB04 , 4M104BB08 , 4M104BB09 , 4M104BB17 , 4M104BB18 , 4M104BB30 , 4M104BB31 , 4M104BB33 , 4M104BB34 , 4M104BB37 , 4M104CC01 , 4M104DD16 , 4M104DD17 , 4M104DD22 , 4M104DD37 , 4M104DD45 , 4M104DD52 , 4M104DD53 , 4M104DD86 , 4M104DD89 , 4M104FF18 , 4M104HH01 , 4M104HH05 , 5F033HH07 , 5F033HH08 , 5F033HH11 , 5F033HH12 , 5F033HH13 , 5F033HH14 , 5F033HH18 , 5F033HH21 , 5F033HH32 , 5F033HH33 , 5F033HH34 , 5F033HH36 , 5F033JJ01 , 5F033JJ07 , 5F033JJ08 , 5F033JJ11 , 5F033JJ12 , 5F033JJ13 , 5F033JJ14 , 5F033JJ15 , 5F033JJ18 , 5F033JJ21 , 5F033JJ32 , 5F033JJ33 , 5F033JJ34 , 5F033JJ36 , 5F033KK07 , 5F033KK08 , 5F033KK11 , 5F033KK15 , 5F033KK18 , 5F033KK19 , 5F033KK21 , 5F033KK32 , 5F033KK33 , 5F033KK34 , 5F033KK36 , 5F033LL06 , 5F033MM02 , 5F033MM12 , 5F033MM13 , 5F033NN06 , 5F033NN07 , 5F033PP02 , 5F033PP06 , 5F033PP14 , 5F033PP15 , 5F033PP27 , 5F033PP28 , 5F033PP33 , 5F033QQ08 , 5F033QQ09 , 5F033QQ10 , 5F033QQ11 , 5F033QQ37 , 5F033QQ48 , 5F033QQ90 , 5F033QQ92 , 5F033QQ98 , 5F033RR04 , 5F033RR06 , 5F033RR11 , 5F033RR21 , 5F033SS15 , 5F033TT02 , 5F033XX05 , 5F033XX31

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