デュアル・ゲートCMOSの製造

発明者： ,
出願人/特許権者：
代理人 (5件)：吉武賢次 , 橘谷英俊 , 佐藤泰和 , 吉元弘 , 川崎康
公報種別：公表公報
出願番号（国際出願番号）：特願2007-525407
公開番号（公開出願番号）：特表2008-510296
出願日： 2005年08月01日
公開日（公表日）： 2008年04月03日
要約：

本発明は、CMOS素子を製造する方法に関し、その方法は、絶縁材料層(102)をその中に有する半導体基板(101)を準備するステップと、絶縁層(102)の上に第1の材料層(106)を形成するステップとを備え、第1の材料層(106)の厚さが、第1の能動素子を担持する第1の領域(103)では、第2の能動素子を担持する第2の領域(104)より薄い。次いで、第2の材料層(107)が、第1の材料層(106)上に形成され、次いで、その構造体に熱処理が行われて、第1と第2の材料が合金化される。第1の領域上の両層部分は全体が合金化されるが、第2の領域上の両層部分はそうはならず、その結果、第1の材料層(106)の一部分(109)が残留する。

請求項（抜粋）：

半導体基板の第1及び第2の各々の領域に設けられ、第1及び第2各々のタイプである第1及び第2の能動素子を備える半導体素子を製造する方法であって、ゲート絶縁層を形成するステップと、前記半導体基板上で前記ゲート絶縁層上に第1のゲート電極材料の層を形成するステップと、前記第1のゲート電極材料の前記層上に第2のゲート電極材料の層を形成するステップであって、前記ゲート電極材料の両層の1つが、前記第2の能動素子に於けるその層に比較して前記第1の能動素子に於ける方が厚さが薄いステップと、前記第1及び第2のゲート電極材料が、前記第1の能動素子に於いてのみ、ほぼ、それらの層各々の厚さ全体に亘って合金化されるように、前記第1及び第2のゲート電極材料の前記層を処理するステップとを備える方法。

IPC (5件)：

H01L 21/823 , H01L 27/092 , H01L 21/28 , H01L 29/423 , H01L 29/49

FI (4件)：

H01L27/08 321D , H01L21/28 301R , H01L29/58 G , H01L21/28 301S

Fターム (41件)：

4M104AA01 , 4M104BB01 , 4M104BB02 , 4M104BB03 , 4M104BB06 , 4M104BB14 , 4M104BB16 , 4M104BB18 , 4M104BB21 , 4M104BB22 , 4M104BB25 , 4M104BB26 , 4M104BB28 , 4M104CC05 , 4M104DD04 , 4M104DD33 , 4M104DD43 , 4M104DD55 , 4M104DD78 , 4M104DD83 , 4M104DD84 , 4M104DD89 , 4M104DD94 , 4M104FF13 , 4M104FF14 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 5F048AA09 , 5F048AC03 , 5F048BB04 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB09 , 5F048BB10 , 5F048BB12 , 5F048BB15 , 5F048BE03 , 5F048BG13 , 5F048DA25

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