語線間に部分使い捨て誘電充填材ストリップを用いて超高密度ダイナミック・アクセス・メモリを製造する方法

発明者：
出願人/特許権者：
代理人 (1件)：田澤博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-157270
公開番号（公開出願番号）：特開平7-007083
出願日： 1992年05月06日
公開日（公表日）： 1995年01月10日
要約：

【要約】 (修正有)【目的】過剰なビット線抵抗、過剰なビット線キャパシタンス、最適値超過セル幅及び記憶ノード埋め込み接触領域におけるスペーサーたい積に関する諸問題、を最小限の追加工程で改善する。【構成】語線間隙に誘電充填材ストリップ51を用いてマルチメガビットDRAMを製造する方法。埋め込み接触領域では充填材ストリップは使い捨てであるが、非埋め込み接触領域では残される。この方法は、語線側面のスペーサーを創生するタイプ-1絶縁材料の第一層に異方性エッチングを行う工程に始まる以下の工程を含む。高度にエッチング選択性を有するタイプ-2絶縁材料31を堆積し平坦化する;語線間隙にある31を除去する;タイプ-1絶縁材料の異方性除去を行う;ビット線用ポリシリコン層71を堆積しケイ化物化する;71の第二層を堆積しパターン化してビット線を形成する;タイプ-1絶縁材料の第三層91を堆積し異方性エッチングを行う;記憶ノードプレート接触領域にある31を除去する;ポリシリコン層121を堆積しパターン化する。

請求項（抜粋）：

二酸化シリコン被覆のケイ化物化第一ポリシリコン層(22)のサンドイッチ体からパターン化された一連の平行語線(12)を有する積重ねセル型超高密度ダイナミック・ランダム・アクセス・メモリ・アレイを半導体ウェハ上に製造する方法であって、前記語線(12)には一連の平行ビット線(82)が交差状に重なり、前記方法は、従来公知の加工技術を用いてフィールド酸化物領域(21)、活性域(16)、語線(12)及び二酸化シリコンの語線側面スペーサー(27)が創生されかつ二酸化シリコンの基板分離層(28)がたい積されている段階まで達している部分加工アレイから始まるようにしてなる方法において、下記順序の工程を含むことを特徴とする前記方法。a)語線の間隙を完全に充填するコンホーマル窒化シリコン層(31)をブランケット状にたい積する。b)誘電体の語線被覆層(24)が露出しかつ窒化シリコン充填材ストリップ(51)が語線間に残る程度までウェハを平坦化する。c)語線間のビット線接触領域(62)が露出するようにアレイをホトレジスト(61)でマスキングする。d)ビット線接触領域(62)内の窒化シリコンが除去されるようにアレイに異方性エッチングを行う。e)窒化シリコンの基板分離層(28)のうち、ビット線接触領域(62)内の窒化シリコンの除去により露出した部分を除去するようにアレイに異方性エッチングを行う。f)工程c)で塗布したホトレジスト(61)を剥離する。g)第二ポリシリコン層(71)のコンホーマルたい積を行う。h)二酸化シリコンのビット線被覆層(73)をたい積する。i)ビット線(82)を画定するために二酸化シリコン被覆第二ポリシリコン層(71)をホトレジスト(81)で被覆する。j)二酸化シリコン被覆第二ポリシリコン層に異方性エッチングを行ってビット線(82)を創生する。k)二酸化シリコンのコンホーマルビット線スペーサー層(91)をブランケット状にたい積する。l)ビット線スペーサー層(91)に異方性エッチングを行ってビット線側面にスペーサー(101)を創生する。m)語線(12)間の記憶ノード接触領域(112)が露出するようにアレイをホトレジスト(111)でマスキングする。n)記憶ノード接触領域(112)内の窒化シリコンが除去されるようにアレイに異方性エッチングを行う。o)工程m)でアレイに塗布したホトレジスト(111)を剥離する。p)記憶ノード用第三ポリシリコン層(121)をたい積する。q)アレイ内に個々の記憶ノードプレートを画定するように第三ポリシリコン層(121)をホトレジスト(131)でマスキングする。r)第三ポリシリコン層(121)をエッチングして記憶ノードプレート(132)を創生する。s)工程q)で塗布したホトレジスト(131)を剥離する。t)セル誘電体層(141)をたい積する。及びu)セルプレート用第四ポリシリコン層(142)をたい積する。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 21/3205 , H01L 21/768

FI (4件)：

H01L 27/10 325 C , H01L 21/88 K , H01L 21/90 D , H01L 27/10 325 P

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