特許
J-GLOBAL ID：200903009736940917
自動レイアウト手法による半導体集積回路のブロック配置方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-326361
公開番号（公開出願番号）：特開平6-177248
出願日： 1992年12月07日
公開日（公表日）： 1994年06月24日
要約：
【要約】【目的】外部クロック端子から内部のフリップフロップのクロック端子までの遅延を最小限に保持し、且つ、各フリップフロップのクロック端子に印加されるクロック信号のスキューを防止する。【構成】クロック入力端子101に対してスキューの異る複数のクロック出力信号を有するクロック発生回路104を有し、クロック発生回路104に近接して配置されたフリップフロップ回路101には、クロック発生回路104のスキュー遅れの大きなクロック出力信号を接続し、クロック発生回路104から配置が長く配置されたフリップフロップ回路102,103にはクロック発生回路104のスキュー遅れの小さいクロック出力信号b,cを接続する。
請求項（抜粋）：
複数のフリップフロップ回路とそのフリップフロップ回路を駆動するクロック発生回路とを有する自動レイアウト手法による半導体集積回路のブロック配置方法において、クロック入力信号に対し、クロックの立上りおよび立下りタイミングの異る複数のクロック出力信号を発生するクロック発生回路を有し、前記クロック発生回路に近接して配置されたフリップフロップ回路には、前記クロック発生回路の前記タイミングの遅れが大きいクロック出力信号が接続され、前記クロック発生回路から配線長が長い位置に配線されたフリップフロップ回路には、前記クロック発生回路の前記タイミングの遅れの小さいクロック出力信号が接続されてるように配置されたことを特徴とする自動レイアウト手法による半導体集積回路のブロック配置方法。
IPC (3件)：
H01L 21/82
, G06F 15/60 370
, H01L 27/04
