特許

J-GLOBAL ID：200903009839395577

プレーナ型半導体装置

発明者： 岩室 憲幸
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-286424
公開番号（公開出願番号）：特開2001-111034
出願日： 1999年10月07日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】電界集中を緩和して、素子耐圧の劣化を防止し、長期信頼性の高いプレーナ半導体装置を提供する。【解決手段】n+ カソード層、高比抵抗のnドリフト層12、pアノード領域13およびアノード電極15、カソード電極16からなるダイオードの周辺耐圧構造において、最外周ガードリング14aと素子端部の周辺電極18との間のフィールド絶縁膜17上に同心状の複数個の導電性リング20を配置する。

請求項（抜粋）：

高抵抗の第一導電型半導体層の表面層に形成された第二導電型ベース領域と、前記第二導電型ベース層に接触して設けられた第一主電極と、その第一主電極から耐圧構造部を隔てて設けられた第二電極とを有するプレーナ半導体装置において、第一電極と第二電極との間の第一導電型半導体層上の酸化膜上に、所定の相互間隔をもつ複数個の同心状の導電性リングを設けることを特徴とするプレーナ型半導体装置。

IPC (10件)：

H01L 29/41 ,  H01L 21/06 ,  H01L 29/872 ,  H01L 29/417 ,  H01L 21/331 ,  H01L 29/73 ,  H01L 29/78 ,  H01L 29/78 652 ,  H01L 29/78 655 ,  H01L 29/861

FI (10件)：

H01L 21/06 ,  H01L 29/78 652 P ,  H01L 29/78 655 F ,  H01L 29/44 E ,  H01L 29/48 F ,  H01L 29/50 U ,  H01L 29/72 ,  H01L 29/78 301 W ,  H01L 29/78 301 J ,  H01L 29/91 D

Fターム (29件)：

4M104FF10 ,  4M104FF35 ,  4M104GG02 ,  4M104GG03 ,  4M104GG06 ,  4M104GG09 ,  4M104GG18 ,  4M104HH18 ,  5F003AP00 ,  5F003AP04 ,  5F003AP08 ,  5F003BA06 ,  5F003BA11 ,  5F003BA93 ,  5F003BB02 ,  5F003BB08 ,  5F003BB90 ,  5F003BC08 ,  5F003BE90 ,  5F003BH01 ,  5F003BH10 ,  5F003BH18 ,  5F003BH93 ,  5F003BZ01 ,  5F003BZ05 ,  5F040DA00 ,  5F040EB14 ,  5F040EK07 ,  5F040EM06