一括消去型不揮発性半導体記憶装置およびその試験方法

発明者： ,
出願人/特許権者：
代理人 (1件)：伊東忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-310472
公開番号（公開出願番号）：特開平6-163856
出願日： 1992年11月19日
公開日（公表日）： 1994年06月10日
要約：

【要約】【目的】通常のメモリセルアレイの他に冗長メモリセルアレイを備え、通常のメモリセルアレイ中の不良メモリセルコラムが選択された場合に冗長メモリセルアレイ中の代替メモリセルコラムを選択する構成のフラッシュメモリ装置に関し、通常のメモリセルアレイ中の不良メモリセルコラムのアドレスが記憶されていないような場合においても通常メモリセルアレイおよび冗長メモリセルアレイへデータを順次別々に書込んだ後、一括消去が可能なフラッシュメモリ装置を提供することを目的とする。【構成】冗長メモリセルアレイ中のメモリセルコラムを選択する冗長デコーダを外部からの制御信号で活性化すると共に、通常のメモリセルアレイ中のメモリセルコラムを選択するコラムデコーダを不活性化する冗長制御回路を設け、構成する。

請求項（抜粋）：

各々ソース領域(6)と、ドレイン領域(7)と、前記ソース領域とドレイン領域の間に延在するチャネル領域に対応して形成されたフローティングゲート(3)と、フローティングゲート上に形成された制御電極(5)とを有するメモリセルトランジスタ(M)を行方向および列方向に配列して形成された第1のメモリセルアレイ(11)と;前記メモリセルトランジスタと実質的に同一構成のメモリセルトランジスタ(MCR)を行方向および列方向に配列して形成された第2のメモリセルアレイ(11)と;前記第1のメモリセルアレイおよび第2のメモリセルアレイ中を共通に行方向に延在し、第1および第2のメモリセルアレイ中において行方向に整列したメモリセルトランジスタの制御電極に接続され、これを活性化させる複数のワード線(WL)と;前記第1のメモリセルアレイ中を列方向に延在し、列方向に整列したメモリセルトランジスタ(M)のドレイン領域に接続された複数の通常ビット線(BL1〜BLn )と;前記第2のメモリセルアレイ中を列方向に延在し、列方向に整列したメモリセルトランジスタ(MCR)のドレイン領域に接続された複数の冗長ビット線((BL1 )CR,(BL2 )CR)と;アドレスデータを供給され、これに基づいて一のワード線を選択するワード線選択手段(12,13)と;アドレスデータを供給され、これに基づいて一のビット線を選択するビット線選択手段(14,15)と;アドレスデータを供給され、また不良メモリセルトランジスタに接続された不良ビット線に対応するアドレスを記憶し、アドレスデータが不良ビット線を選択する場合に対応する冗長ビット線を選択する冗長ビット線選択手段(24,25)と;前記第1および第2のメモリセルアレイ中のメモリセルトランジスタのソース領域に共通に接続され、ソース電圧を供給すると同時に消去時に前記第1および第2のメモリセルアレイ中のメモリセルに同時に所定の消去電圧を供給して各メモリセルに記憶されている情報を一括して消去するソース電圧供給手段(22)と;前記ビット線選択手段および前記冗長ビット線選択手段により選択されたビット線に接続され、これに書込み情報信号を供給し、及び/又は選択されたメモリセルより読み出された情報信号を出力する入出力手段(18,19,20)とを備えた、一括消去型不揮発性半導体記憶装置において、書込み制御信号(RED ACTIV)を供給され、前記書込み制御信号に応じて前記ビット線選択手段および前記冗長ビット線選択手段のうち一方を活性化し他方を不活性化する書込み制御手段(25a)を備えたことを特徴とする半導体記憶装置。

引用特許：

審査官引用 (3件)

特開平4-048499
特開平4-159696
特開平2-292798

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