特許
J-GLOBAL ID：200903009886141770
ランダムアクセスメモリのテスト回路
発明者：
出願人/特許権者：
代理人 (1件)：
桑井 清一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-183100
公開番号（公開出願番号）：特開平5-006698
出願日： 1991年06月27日
公開日（公表日）： 1993年01月14日
要約：
【要約】【目的】 本発明の目的はLSIに内蔵されたRAMのテストを最小の外部入力信号だけで実行し、不良アドレスがあればそのアドレスを特定することである。【構成】 本発明に係るテスト回路は、クロックを計数するアドレス発生回路1と、アドレス発生回路1のLSBかレジスタ6出力かを入力選択するデータレジスタ2と、データレジスタ2出力の正/反転信号を選択するデータセレクタ3と、データセレクタ3出力を記憶するRAM4と、データセレクタ3とRAM4出力を比較するコンパレータ5と、データセレクタ3出力を一時保持するレジスタ6と、テスト状態を表すステータス回路7と、エラーのあったRAMアドレスを出力するエラーアドレス回路8と、各回路ブロックの動作に必要なタイミング信号を生成する制御信号発生回路9とを備えている。【効果】 アドレス及びテスト用のデータがテスト回路内で発生するので、短時間のうちにRAM4のテストが完了する。
請求項（抜粋）：
集積回路に内蔵されたランダムアクセスメモリのテスト回路であって、第1の所定のクロックを入力して試験対象とするランダムアクセスメモリのアドレスを発生するアドレス発生回路と、前記アドレス発生回路の最下位ビットと先にRAMへ入力したデータを保持しているレジスタのシリアル出力とを第1の所定の信号に応答して選択するデータレジスタと、前記データレジスタの正信号と反転信号とを前記アドレス発生回路のアドレス出力と第2の所定信号とにより切替ランダムアクセスメモリへの入力データとするデータセレクタと、前記データセレクタの出力とRAMの出力とを第2の所定のクロックに同期させて比較するコンパレータと、前記データセレクタの出力を第3の所定のクロックにより全ビットのうち連続する半分のビット数を保持し、前記アドレス発生回路に使用されたクロックの2倍の周期でシリアル出力するレジスタと、外部入力のリセット信号によりセットされ、テスト終了時および前記コンパレータでエラーが検出された時にリセットされ、エラーアドレスが出力された後の再スタート信号によってセットされるステータス回路と、前記コンパレータでエラーが検出された後、外部入力のエラーアドレススタート信号によって起動し、前記アドレス発生回路の出力からエラーしたRAMのアドレスを算出してシリアル出力し、出力完了後アドレスエンド信号を出力するエラーアドレス回路と、前記第1,第2,第3の所定のクロック信号と前記第1,第2の所定の信号を発生させる制御信号発生回路とを備えたことを特徴とするランダムアクセスメモリのテスト回路。
IPC (3件)：
G11C 29/00 303
, G01R 31/28
, G01R 31/318
G01R 31/28 V
, G01R 31/28 B
