特許
J-GLOBAL ID：200903009971607478
ゲート電極の形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-245815
公開番号（公開出願番号）：特開平5-090298
出願日： 1991年09月25日
公開日（公表日）： 1993年04月09日
要約：
【要約】 (修正有)【目的】 同一ウェハ上に閾値電圧の異なる2つ以上の素子のゲート電極を作製する際の工程を短縮する。【構成】 本発明のゲート電極の形成方法によれば、閾値電圧の浅い素子と深い素子のチャネル領域に、選択的にエッチングによる除去が可能な異なった材料からなる下層を設けることにより、最初に閾値電圧の浅い素子の溝、次に、浅い素子と深い素子の溝を同時にエッチングで形成し、ゲ-ト電極46a,46bを同時に形成する。
請求項（抜粋）：
(a)閾値電圧が浅い素子のチャネル領域上に成膜層パタ-ン、閾値電圧が深い素子のチャネル領域上に下層レジストパタ-ンを形成する第一工程と、(b)成膜層パタ-ンの部分的な露出面を与える第一開口部と、下層レジストパタ-ンの部分的な露出面を与える第二開口部とを具えた上層レジストパタ-ンを設ける第二工程と、(c)成膜層パタ-ンおよび下層レジストパタ-ンの露出面と、上層レジストパタ-ンの上面に方向性蒸着技術を用いて金属蒸着層を設ける第三工程と、(d)前記金属蒸着層をマスクとして、成膜層パタ-ンに下地面が露出した第一穴を設ける第四工程と、(e)第一穴の下地の露出面に対しエッチングを行なって、第一溝を形成する第五工程と、(f)金属蒸着層をマスクとして下層レジストパタ-ンに下地が露出した第二穴を設ける第六工程と、(g)第一溝および第二穴の下地の露出面に対しエッチングを行なって、第一溝を深くするとともに、第二溝を形成する第七工程と、(h)第一溝および第二溝にゲ-ト金属を蒸着して、閾値電圧が浅い素子と深素子とのゲ-ト電極を同時に形成する第八工程と、(i)上層レジストパタ-ン、下層レジストパタ-ンおよび成膜層パタ-ンを去する第九工程とを含むことを特徴とするゲ-ト電極の形成方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
H01L 29/80 F
, H01L 29/80 B
