特許

J-GLOBAL ID：200903009999177690

プログラマブルロジックデバイス及びその試験方法並びに試験用データ作成方法

発明者： 山本 宙 ,  大庭 久芳 ,  穴沢 哲哉 ,  松丸 賢一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平9-200413
公開番号（公開出願番号）：特開平11-044741
出願日： 1997年07月25日
公開日（公表日）： 1999年02月16日
要約：

【要約】【課題】試験所要時間を短縮する。【解決手段】1つのプログラマブルロジックユニットU11Aを被試験ブロックとし、これに対し他の1つ以上のプログラマブルロジックユニットで自己試験回路を構成するようにプログラムデータをメモリセルブロックM11、M12、・・・にロードし、自己試験回路で被試験ブロックを試験し、自己試験回路でメモリセルブロックM11の内容を書き換えることにより被試験ブロックU11Aの機能を変更し、変更された被試験ブロックに対しても試験を行う。被試験ブロックと自己試験回路との組み合わせを変えて、全てのプログラマブルロジックユニットを自己試験する。被試験ブロックのメモリセルブロックの縦続接続を切り離してメモリセルブロックM11のシリアルデータ入力端をセル間配線X1に接続し、このセル間配線を介して被試験ブロックU11AのメモリセルブロックM11の内容を自己試験回路で書き換える。

請求項（抜粋）：

プログラムデータをメモリに書き込むことにより機能が設定されるプログラマブルロジックブロックを備えたプログラマブルロジックデバイスの故障を検出するプログラマブルロジックデバイス試験方法において、プログラマブルロジックデバイス内の被試験ブロックに対し該プログラマブルロジックデバイス内の該被試験ブロック以外のプログラマブルロジックブロックで自己試験回路を構成するように該プログラムデータを該メモリにロードする第1工程と、該自己試験回路で該被試験ブロックを試験する第2工程と、を有することを特徴とするプログラマブルロジックデバイス試験方法。

IPC (4件)：

G01R 31/317 ,  G01R 31/28 ,  G06F 11/22 330 ,  G06F 11/22

FI (4件)：

G01R 31/28 A ,  G06F 11/22 330 F ,  G06F 11/22 330 D ,  G01R 31/28 V