特許
J-GLOBAL ID：200903010046047258
ATMシステムのVP試験方式及びVP試験装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-284535
公開番号（公開出願番号）：特開平5-244196
出願日： 1992年10月22日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】 誤配セル、損失セルの検出を可能にし、高い誤り測定能力が得られるVP試験方法及びその装置を提供すること。【構成】 送信側にPNパタン発生回路21、シーケンス番号カウンタ32、及びOAMセル挿入回路22aを設ける一方、受信側にシーケンス番号検査回路41、異常セルカウンタ42、PNパタン検出回路23a、比較回路24、及び誤りビットカウンタ43を設け、シーケンス番号検査回路41において、OAMセル中のシーケンス番号とカウントされたシーケンス番号との不一致を検出することにより、異常セルを検出する。この異常セルが検出されたときはPNパタン検出回路のおけるPNパタンの誤りビットのカウントを中止する。
請求項（抜粋）：
設定したバーチャルパス(VP)を用いて通信を行うATMシステムのVP試験を行うATMシステムのVP試験方式において、送信側において、送信データにPNパタンとシーケンス番号とを含む試験用OAM(operation administration monitoring) セルを挿入し、受信側において、PNパタンを検出してビット誤りをカウントすると共に、シーケンス番号を検出し、シーケンス番号に誤りがあるときには異常セルとしてカウントし、かつ前記ビット誤りのカウントを停止するようにしたことを特徴とするATMシステムのVP試験方式。
IPC (3件)：
H04L 12/48
, H04L 12/26
, H04Q 11/04
H04L 11/20 Z
, H04L 11/12
, H04Q 11/04 L
, H04Q 11/04 R
