特許
J-GLOBAL ID：200903010053256431
アナログ電流をディジタル信号に変換する方法と装置
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-539837
公開番号（公開出願番号）：特表2000-509925
出願日： 1997年04月29日
公開日（公表日）： 2000年08月02日
要約：
【要約】高速パイプライン・アナログ対ディジタル(A/D)変換器を使用してアナログ電流をディジタル信号に変換するため、A/D変換器は入力の電流サンプル保持(S/H)回路と数段の同一のパイプライン段とを含み、各段は、電流S/H回路と、電流段間低分解能A/D変換器と電流基準とを含む。パイプライン電流モードA/D変換器の速度を改善するため、各段の出力から見られる容量性負荷は減少される。基準電流を調節することにより、電力消費も減少される。約100Mサンプル/秒の変換速度を達成し、電力消費を既存の設計と比較して数分の1に減少できる。動作速度を増大し、電力消費を減少させるため、パイプライン電流モードA/D変換器は入力としてのS/H回路(7)とNパイプライン段(8)とを含み、各段は内部低分解能A/D変換器(9)と、D/A変換器(10)と、S/H回路(11)と、基準電流源(12)及び加算器/減算器(13)とを含む。本発明のアーキテクチャーの最も他と異なる機能は:1)内部A/D変換器と段間S/H回路への入力が時間インターリーブされている、2)各段のD/A変換器への基準電流が異なっても良い、点である。
請求項（抜粋）：
アナログ電流をディジタル信号に変換する方法、特に高速パイプライン・アナログ対ディジタル(A/D)変換器に関する方法において、基準電流を調節することにより容量性負荷を減少させ、電力消費も減少させる、アナログ電流をディジタル信号に変換する方法。
IPC (2件)：
FI (2件)：
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