半導体メモリ

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-321745
公開番号（公開出願番号）：特開平6-176571
出願日： 1992年12月01日
公開日（公表日）： 1994年06月24日
要約：

【要約】【目的】無駄なスペースをなくして全体の面積を大きくすることなく、動作速度を速くする。【構成】ワード駆動回路列とセンス回路部列との交差部に、センス回路部(SC11〜SC13)のセンス増幅回路(SA11〜SA13)を分担駆動する第1の駆動回路(Da11,Da12)と、プリチャージ回路(PC11〜PC13)及びトランスファ回路(TG11〜TG13)を分担駆動する第2の駆動回路(Db11,Db12)とを交互に順次配置する。第1,第2の駆動回路1組で1つのセンス回路部を駆動する。

請求項（抜粋）：

行方向,列方向に配列された複数のメモリセル、選択レベルのときこれら複数のメモリセルを行単位で選択状態とする複数のワード線、及び前記複数のメモリセルの各列ごとに選択状態のメモリセルのデータを伝達する複数のビット選をそれぞれ備えマトリクス状に配置された複数のメモリセルアレイと、これら複数のメモリセルアレイのワード線延長方向の各メモリセルアレイ間及び両端のメモリセルアレイの外側にそれぞれ配置され第1のアドレス信号に従って隣接するメモリセルアレイの所定のワード線を選択レベルに駆動する複数のワード駆動回路と、前記複数のメモリセルアレイのビット線延長方向の各メモリセルアレイ間及び両端のメモリセルアレイの外側にそれぞれ配置され活性化状態のとき隣接するメモリセルアレイのビット線を所定のタイミングでプリチャージするプリチャージ回路、このプリチャージ回路と前記ビット線との間の接続制御を行うトランスファ回路、及び前記ビット線の信号を増幅するセンス増幅回路を含む複数のセンス回路部と、これら複数のセンス回路部の前記ワード線と平行に配置された各センス回路部及び両端のセンス回路部の外側に順次配置され少なくとも隣接する前記センス回路部のうちの第1の回路を駆動して活性化状態とする第1の駆動回路及び前記センス回路部のうちの第1の回路以外の第2の回路を駆動して活性化状態とする第2の駆動回路とを有することを特徴とする半導体メモリ。

IPC (2件)：

G11C 11/409 , H01L 27/108

FI (2件)：

G11C 11/34 353 A , H01L 27/10 325 N

引用特許：

審査官引用 (2件)

特開昭63-209093
特開昭64-023491

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