接合型電界効果トランジスタ及びその製造方法

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平7-168585
公開番号（公開出願番号）：特開平9-022915
出願日： 1995年07月04日
公開日（公表日）： 1997年01月21日
要約：

【要約】【目的】耐圧を向上させたJFETとその製造方法を提供する。【構成】ゲート領域を挟んでソース領域とドレイン領域が配置され、少なくともドレイン領域は、ゲート領域と接合される低濃度部と、それに隣接配置される高濃度部とからなる。さらに、ソース領域も、ゲート領域と接合される低濃度部と、それに隣接配置される高濃度部とで形成させれば、耐圧はさらに向上させることが可能である。

請求項（抜粋）：

第1導電型の半導体基板の主表面に、第2導電型のチャネル領域を配置させ、該チャネル領域表面に第1導電型のゲート領域と、該ゲート領域を挟んで第2導電型のソース領域及びドレイン領域を配置させた接合型電界効果トランジスタにおいて、前記ドレイン領域は、不純物濃度が低濃度である低濃度部と該低濃度部より不純物濃度が高濃度である高濃度部からなり、前記低濃度部は、前記ゲート領域と接合されて配置していることを特徴とする接合型電界効果トランジスタ。

IPC (2件)：

H01L 21/337 , H01L 29/808

引用特許：

審査官引用 (4件)

特開昭61-073380
特開平1-243475
特開昭62-234376

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