特許

J-GLOBAL ID：200903010151842144

半導体記憶装置

発明者： 宮脇 靖治 ,  小倉 和智 ,  渡部 憲佳 ,  内海 哲也 ,  和田 幸博 ,  玉井 博士
出願人/特許権者： 株式会社日立製作所 ,  日立北海セミコンダクタ株式会社
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-201493
公開番号（公開出願番号）：特開平8-045276
出願日： 1994年08月03日
公開日（公表日）： 1996年02月16日
要約：

【要約】【目的】 ライトリカバリ終了時にプリセットMOSFETの寄生容量を介して共通データ線に誘起されるノイズの影響を抑制する。この結果、スタティック型RAM等の読み出し動作を高速化し、そのアクセスタイムを高速化する。【構成】 ライトリカバリ回路WR0を備えかつ相補共通データ線CD0*の非反転及び反転信号線のプリセットレベルを電源電圧レベルとするスタティック型RAM等において、相補共通データ線CD0*の非反転及び反転信号線と接地電位供給点との間に、そのゲートに内部制御信号wrの非反転信号を受けることでプリセットMOSFETP3〜P5とともにレベル設定回路を構成するNチャンネルMOSFETN3及びN4を設ける。これにより、相補共通データ線CD0*の非反転及び反転信号線のライトリカバリ中における電位をプリセットMOSFETP3〜P5の寄生容量を介して誘起されるノイズ分だけ低く設定し、そのライトリカバリ終了時におけるプリセットレベルをノイズに影響されることなく電源電圧レベルに設定することができる。

請求項（抜粋）：

メモリアレイの指定された相補ビット線が選択的に接続される相補共通データ線と、上記相補共通データ線の非反転及び反転信号線と所定の電位供給点との間あるいは上記相補共通データ線の非反転及び反転信号線間にそれぞれ設けられ所定の内部制御信号に従って選択的にオン状態とされるプリセットMOSFETならびにこれらのプリセットMOSFETがオン状態とされるときにおける上記相補共通データ線の非反転及び反転信号線の電位を上記電位供給点の電位より所定レベルだけずらして設定するレベル設定手段とを含むライトリカバリ回路とを具備することを特徴とする半導体記憶装置。

IPC (4件)：

G11C 11/41 ,  G11C 11/417 ,  H01L 21/8244 ,  H01L 27/11

FI (3件)：

G11C 11/34 M ,  G11C 11/34 305 ,  H01L 27/10 381