特許
J-GLOBAL ID：200903010184867541
電流制限回路
発明者：
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出願人/特許権者：
代理人 (1件)：
荒船 博司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-045916
公開番号（公開出願番号）：特開平11-252787
出願日： 1998年02月26日
公開日（公表日）： 1999年09月17日
要約：
【要約】【課題】 本発明は、サーミスタのように特性に左右される素子を必要とせず、更にサイリスタのように複雑な制御回路も必要とせず、比較的簡単な回路構成で電力の伝達効率を向上して回路のコストも低減する電流制限回路を提供することを目的とする。【解決手段】 突入電流制限回路30では、直流電圧が印加された直後に流れる突入電流の電流容量は、電解効果トランジスタFET1のゲート電極(G)とドレイン電極(D)間の電位差により制限される回路構成としたため、抵抗R3に定格の大きなものを使用する必要がなくなり、電解効果トランジスタFET1のゲート電極(G)とドレイン電極(D)間の電位差を決定する入力端子1と入力端子2との間に印加される直流電圧を分圧する抵抗R1と抵抗R2との分圧比を、定常時に負荷回路2に流れる電流の電流容量を制限しないように設定することができ、負荷回路2に伝達される電力の伝達効率が低下することを回避することができる。
請求項（抜粋）：
第1の入力端子に第1の抵抗(R1)の一端と、コンデンサ(C1)の一端とを接続し、該第1の抵抗(R1)の他端には、第2の抵抗(R2)の一端と、電解効果トランジスタ(FET1)のゲート電極(G)とを接続し、該第2の抵抗(R2)の他端は、第3の抵抗(R3)の一端と第2の入力端子に接続し、該第3の抵抗(R3)の他端は、前記電解効果トランジスタ(FET1)のドレイン電極(D)と接続し、該電解効果トランジスタ(FET1)のソース電極(S)は、前記コンデンサ(C1)の他端と接続し、該コンデンサ(C1)の両端部には所定の負荷回路を接続可能に構成したことを特徴とする電流制限回路。
IPC (4件)：
H02H 9/02
, G05F 1/10 304
, H02J 1/00 309
, H02M 3/00
H02H 9/02 E
, G05F 1/10 304 M
, H02J 1/00 309 R
, H02M 3/00 B
