特許

J-GLOBAL ID：200903010199067924

半導体装置およびその製造方法

発明者： 森田 茂
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-325742
公開番号（公開出願番号）：特開平5-160254
出願日： 1991年12月10日
公開日（公表日）： 1993年06月25日
要約：

【要約】【目的】この発明は、素子領域を電気的に分離する埋込み絶縁膜に電界が集中することにより生ずるしきい値電圧の低下を防止すると共に、エッチング液残り、配線間ショートおよび配線と半導体基板との間の耐圧劣化を防止する。【構成】シリコン基板21の表面上にゲート酸化膜23を設け、このゲート酸化膜23の上に多結晶シリコン層25を設け、この多結晶シリコン層25に第1の溝27を設け、前記シリコン基板21に第1の溝27と連通し且つこの溝27の幅より小さい幅を有する第2の溝29を設け、第1および第2の溝27,29 の内に埋込み絶縁膜32a を設け、この埋込み絶縁膜32a および多結晶シリコン層25の上にMoSi2or3膜33を設け、前記多結晶シリコン層25およびMoSi2or3膜33を加工することにより、前記埋込み絶縁膜32a の上にゲート電極配線34a を設ける。従って、埋込み絶縁膜32a に電界が集中することにより生ずるしきい値電圧の低下を防止できる。

請求項（抜粋）：

半導体基板の表面上に設けられた第1の絶縁膜と、前記第1の絶縁膜の上に設けられた第1の導電層と、前記第1の導電層に設けられた第1の溝と、前記半導体基板内に設けられ、前記第1の溝と連通され、前記第1の溝より径が小さな第2の溝と、前記第1および第2の溝の内に設けられた第2の絶縁膜と、前記第1の導電層および前記第2の絶縁膜の上に設けられた第2の導電層と、前記第1および第2の導電層の一端に設けられたゲート電極と、前記ゲート電極の両側に位置する前記半導体基板内に形成されたソース・ドレイン領域と、を具備することを特徴とする半導体装置。

IPC (4件)：

H01L 21/76 ,  H01L 21/3205 ,  H01L 21/31 ,  H01L 27/08 331

FI (2件)：

H01L 21/88 A ,  H01L 21/94 Z

引用特許：

審査官引用 (4件)

• 特開昭63-033841
  
• 特開平2-231739
  
• 特開昭62-092470
  
• 特開平1-125970