位相比較回路

発明者：
出願人/特許権者：
代理人 (1件)：福山正博
公報種別：公開公報
出願番号（国際出願番号）：特願2000-009944
公開番号（公開出願番号）：特開2001-196907
出願日： 2000年01月13日
公開日（公表日）： 2001年07月19日
要約：

【要約】【課題】D型フリップフロップを使用する位相比較回路のデータ信号とクロック信号の位相差に対する出力電圧特性、即ち利得を改善するPLL回路等に使用される位相比較回路を提供する。【解決手段】入力端子1がD-F/F5のデータ入力端子Dと遅延回路10の入力に接続され、クロック信号入力端子2はクロックアンプ11を介してD-F/F5のクロック入力端子Cに接続される。D-F/F5のQ出力には、出力端子4および第1EX-OR7の入力と第2EX-OR8の一方の入力が接続される。また、遅延回路10の出力には、第1EX-OR7の他方の入力と遅延回路12の入力が接続され、遅延回路12の出力には第2EX-OR8の他方の入力が接続される。これら両EX-OR7、8の出力は、加算器9を介して出力端子3に接続される。

請求項（抜粋）：

データ入力端子、クロック入力端子および出力端子を有するD型フリップフロップを使用し、前記データ入力端子および前記クロック入力端子に夫々入力されるデータ入力信号およびクロック信号の位相差に対応する出力を得る位相比較回路において、前記データ入力信号を第1遅延回路で遅延させた遅延入力信号および前記D型フリップフロップの出力を入力とする第1排他論理和回路と、前記D型フリップフロップの出力と前記データ入力信号を第2遅延回路で遅延させた遅延データ入力信号を入力とする第2排他論理和回路とを備え、前記両排他論理和回路の出力を加算して出力とすることを特徴とする位相比較回路。

FI (2件)：

H03K 5/26 G , H03K 5/26 P

Fターム (8件)：

5J039JJ07 , 5J039JJ13 , 5J039JJ14 , 5J039KK09 , 5J039KK11 , 5J039KK13 , 5J039KK33 , 5J039MM16

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