特許
J-GLOBAL ID：200903010226497057
アドレス変換バッファ
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-225744
公開番号（公開出願番号）：特開平6-075860
出願日： 1992年08月25日
公開日（公表日）： 1994年03月18日
要約：
【要約】【目的】 nビットの論理ページアドレスをmビットの物理ページアドレスに変換するためのアドレス変換バッファ(TLB)において、連続した論理ページアドレスに対して共にTLBヒットとなる確率を向上させ、かつTLBの集積度を向上させる。【構成】 CAM部の1エントリ13に論理ページアドレスの上位(n-1)ビットVA(n-1:1) を格納するための連想メモリセルアレイ9を、RAM部の1エントリ23に各々mビットの物理ページアドレスPA(m-1:0) を格納するための2つのメモリセルアレイ21,22をそれぞれ設ける。さらに、TLBへの書き込み動作時にCAM部ワード線4が“H”レベルとなった場合又はアドレス変換動作時にCAM部からヒット信号14が出力された場合に論理ページアドレスの最下位ビットVA(0) に応じてRAM部のメモリセルアレイ21,22のうちのいずれかを選択するためのRAM部ワード線選択回路15を設ける。
請求項（抜粋）：
論理ページアドレスから物理ページアドレスへの変換を行なうためのアドレス変換バッファであって、該アドレス変換バッファの1エントリは、nビットの論理ページアドレスの下位kビットを除く上位(n-k)ビットを格納するための連想メモリセルアレイと、論理ページアドレスの下位kビットの値毎に対応する物理ページアドレスを格納するための2k 個のメモリセルアレイと、入力論理ページアドレスの下位kビットを除く上位(n-k)ビットを前記連想メモリセルアレイに書き込むために該連想メモリセルアレイのワード線が選択された場合、又は、前記連想メモリセルアレイに格納されている論理ページアドレスと入力論理ページアドレスの下位kビットを除く上位(n-k)ビットとが一致した場合に、該入力論理ページアドレスの下位kビットの値に応じて前記2k 個のメモリセルアレイのうちの対応する1個のメモリセルアレイのワード線を選択するための選択回路とを備えたことを特徴とするアドレス変換バッファ。
引用特許：
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