特許
J-GLOBAL ID：200903010227799928
キヤツシユメモリの制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-285223
公開番号（公開出願番号）：特開平5-120142
出願日： 1991年10月30日
公開日（公表日）： 1993年05月18日
要約：
【要約】【目的】アクセス速度の速いセットアソシアテブキャッシュメモリ装置を得る。【構成】前回ヒットしたセットと異なるセットがヒットしたならば、データバッファ58a,58bを切り替えて今回ヒットしたセットを選択させた後、CPU50に応答を返す。一方、前回ヒットしたセットと同一のセットがヒットしたならば、データバッファ58a,58bを切り替えずにCPU50に応答を返す。このため、同一のセットがヒットした場合にダイレクトマップドキャッシュメモリと同様の速いタイミングのデータ読み出しを行うことができる。
請求項（抜粋）：
複数個のキャッシュメモリのセットを備えたセットアソシアテブキャッシュメモリの制御装置において、前記複数個のキャッシュメモリのセットとデータバスとの間にそれぞれ設けられ、いずれか一つがイネーブルされる複数個のバッファと、CPUからのアクセスに対して前記キャッシュメモリのセットがヒットしたか否かを判定する判定手段と、前回ヒットしたキャッシュメモリのセットを記憶する記憶手段と、今回ヒットした前記キャッシュメモリのセットと、前記記憶手段に記憶されたキャッシュメモリのセットとを比較する比較手段と、この比較手段による比較結果が「不一致」である場合にはイネーブルするバッファを変更した後CPUに応答信号を返し、比較結果が「一致」である場合には比較後即座にCPUに応答信号を返す制御手段と、を有することを特徴とするキャッシュメモリの制御装置。
IPC (2件)：
G06F 12/12
, G06F 12/08 310
