データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-187986
公開番号（公開出願番号）：特開平5-198172
出願日： 1992年07月15日
公開日（公表日）： 1993年08月06日
要約：

【要約】【目的】データ保有モードにおいてリフレッシュサイクル実行回数を短縮して電力消耗を節減させることを目的としている。【構成】本発明のデータ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置は、自己リフレッシュ信号が入力される場合、ローアドレスラインの最上位ビットラインから少なくとも1つ以上のローアドレスラインをディスエーブルさせるためのリフレッシュサイクル制御手段と、前記リフレッシュ周期の長さに従い自己リフレッシュ信号が入力される場合、このうち、ブースティングされた出力をワードラインに供給し、自己リフレッシュ信号が入力されない場合には単一のブースティングされた出力をワードラインに供給するワードラインブースティングレベル生成手段からなる。

請求項（抜粋）：

リフレッシュサイクルを必要とする半導体メモリ装置において、ローアドレス信号と自己リフレッシュ信号を入力信号として入力信号からデータ保有モードにおけるリフレッシュ実行回数を短縮させるリフレッシュサイクル制御手段と、自己リフレッシュ信号とクロックイネーブル信号を入力信号として入力信号からデータ保有モードであるときワードラインのブースティングレベルを高らしめるワードラインブースティングレベル生成手段と、メモリセルアレイおよび周辺回路を含んだメモリ手段とからなることを特徴とするデータ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置。

引用特許：

審査官引用 (2件)

特開昭63-157397
特開昭60-043299

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