薄膜トランジスタ

発明者：
出願人/特許権者：
代理人 (1件)：井桁貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-298772
公開番号（公開出願番号）：特開平7-153955
出願日： 1993年11月30日
公開日（公表日）： 1995年06月16日
要約：

【要約】【目的】絶縁体上にICを構成するための薄膜トランジスタに関し、短チャネル化が容易であり、Vthの制御可能範囲が大きく、高集積化に適しており、メモリの構成にも好都合である薄膜トランジスタを提供する。【構成】絶縁体11上に、第1半導体膜12(一方のソース・ドレイン領域)と、12上に積層されて一端が1面を形成している介在膜21および第2半導体膜13(他方のソース・ドレイン領域)と、上記一端上を覆い12および13に接する第3半導体膜14(チャネル領域)と、14上に積層されたゲート絶縁膜15およびゲート電極16とを有して、介在膜21は、下絶縁体層21a,導電性の中間層21b,上絶縁体層21cによる多層構造をなし、中間層21bは、一端が14に近接して電気的に浮遊しているか、または、一端が14に接して他端が絶縁されている。若しくは、介在膜21は、高誘電体層21eを有する。21dは絶縁体層。

請求項（抜粋）：

絶縁体(11)上に設けられて一方のソース・ドレイン領域となる第1半導体膜(12)と、第1半導体膜(12)上に積層された介在膜(21)と、介在膜(21)上に積層されて一端が介在膜(21)の一端と共に1面を形成し、且つ介在膜(21)により第1半導体膜(12)から絶縁離隔されて他方のソース・ドレイン領域となる第2半導体膜(13)と、介在膜(21)の上記一端上を覆い第1半導体膜(12)および第2半導体膜(13)に接してチャネル領域となる第3半導体膜(14)と、第3半導体膜(14)を覆うゲート絶縁膜(15)と、介在膜(21)の上記一端と対向する部位を含んでゲート絶縁膜(15)上に設けられたゲート電極(16)と、を有して、上記介在膜(21)は、上下の絶縁体層(21c,21a)とそれに挟まれた導電性の中間層(21b)を有する多層構造であることを特徴とする薄膜トランジスタ。

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