特許
J-GLOBAL ID：200903010235043387
半導体集積回路の設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-013872
公開番号（公開出願番号）：特開2000-216251
出願日： 1999年01月22日
公開日（公表日）： 2000年08月04日
要約：
【要約】【課題】 中継バッファを挿入する手法を採用し配線容量等に起因する速度性能劣化を抑え、かつ電圧及び温度特性に依存しない低クロックスキューを実現する。【解決手段】 クロック供給源からクロック供給先までの経路に隣接するブロック1において、前記クロック配線経路側の辺沿いに配置禁止領域7と配線禁止領域5を作成することで、配線禁止領域5を通過する信号線の経路を妨害することを避けられる。また、配置及び配線禁止領域7,5に中継バッファ4を配置しておくことで、レイアウト後の遅延調整の際にセルの配置位置を修正することなく調整が行なえる。また、作成した配線禁止領域を使用してクロック各供給先までのクロック信号を等長・等容量配線とすることで配線遅延とセル遅延を等しくし、電圧及び温度特性に依存しない回路を作成する。
請求項（抜粋）：
クロック信号の供給源と供給先の間を等長・等容量配線を行なう設計手法であって、クロック配線の経路を考慮して配線経路に隣接する領域に領域の形状に合わせて、垂直方向または水平方向の配線禁止領域をあらかじめ確保しておき、その領域を使用して等長・等容量配線を行なうことを特徴とする半導体集積回路の設計方法。
Fターム (13件)：
5F064AA06
, 5F064BB19
, 5F064BB26
, 5F064BB40
, 5F064CC12
, 5F064EE08
, 5F064EE16
, 5F064EE42
, 5F064EE43
, 5F064EE47
, 5F064EE54
, 5F064EE60
, 5F064HH20
