特許
J-GLOBAL ID：200903010239364811
半導体部品の実装方法
発明者：
出願人/特許権者：
代理人 (1件)：
西教 圭一郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-241869
公開番号（公開出願番号）：特開平5-082951
出願日： 1991年09月20日
公開日（公表日）： 1993年04月02日
要約：
【要約】【目的】 電源ラインなど広幅の配線パターンと信号ラインなどの狭幅の配線パターンとが混在する印刷回路基板への半導体部品の実装を精度よく行う。【構成】 半導体チップ1の電極に形成されたバンプ2a,2bを、印刷回路基板4に印刷された導電性インクからなる対応する配線パターン3a,3bに突き合わせ、印刷回路基板4に対して半導体チップ1を電気的に接続する場合に、印刷回路基板4側の配線パターン3a,3bのうち線幅の広い配線パターン3aを、印刷で線間を分離できる限界最小間隔以下の間隔A2を隔てて、狭幅の2本の導電性インクの配線パターン3a1,3a2を並列に印刷することによって形成する。
請求項（抜粋）：
半導体部品の電極に形成されたバンプを、印刷回路基板に印刷された導電性インクからなる対応する配線パターンに突き合わせ、印刷回路基板に対して半導体部品を電気的に接続する半導体部品の実装方法において、印刷回路基板側の配線パターンのうち線幅の広い配線パターンを、印刷で線間を分離できる限界最小間隔以下の間隔を隔てて、狭幅狭間隔の2本の導電性インクの配線パターンを並列に印刷することによって形成することを特徴とする半導体部品の実装方法。
IPC (2件)：
H05K 3/34
, H01L 21/60 311
