特許
J-GLOBAL ID：200903010263569653
強誘電体メモリ装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
上柳 雅誉 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-093162
公開番号（公開出願番号）：特開2003-298015
出願日： 2002年03月28日
公開日（公表日）： 2003年10月17日
要約：
【要約】【課題】 キャパシタ下地絶縁膜をエッチングすることなく、強誘電体キャパシタの形成が可能な強誘電体キャパシタの製造方法、および強誘電体キャパシタを用いたメモリ装置を提供する。【解決手段】 本発明の強誘電体キャパシタの製造方法は、第一電極、強誘電体層および第二電極が積層された強誘電体キャパシタの製造方法であって、キャパシタの第一電極を成膜する工程と、キャパシタの強誘電体膜を成膜する工程と、キャパシタの第二電極を成膜する工程と、前記第一電極、強誘電体膜および第二電極をフォトリソおよびエッチングにより同時にパターニングする工程と、第一絶縁膜と第二絶縁膜を成膜する工程と、そののち、平坦化法により、第二電極上の第一絶縁膜と第二絶縁膜を除去し、第二電極表面を露出させる工程と、第三電極を成膜する工程と、フォトリソおよびエッチングにより、第三電極、第二電極、誘電体膜をパターニングする工程を有する。
請求項（抜粋）：
第一電極、強誘電体層および第二電極が積層された強誘電体キャパシタの製造方法であって、少なくとも、以下の工程を含む、強誘電体メモリの製造方法。キャパシタの第一電極を成膜する工程と、キャパシタの強誘電体膜を成膜する工程と、キャパシタの第二電極を成膜する工程と、前記第一電極、強誘電体膜および第二電極をフォトリソおよびエッチングにより同時にパターニングする工程と、第一絶縁膜と第二絶縁膜を成膜する工程と、そののち、平坦化法により、第二電極上の第一絶縁膜と第二絶縁膜を除去し、第二電極表面を露出させる工程と、第三電極を成膜する工程と、フォトリソおよびエッチングにより、第三電極、第二電極、誘電体膜をパターニングする工程を有する。
Fターム (15件)：
5F083FR01
, 5F083GA25
, 5F083GA27
, 5F083JA02
, 5F083JA15
, 5F083JA17
, 5F083JA19
, 5F083JA38
, 5F083PR03
, 5F083PR04
, 5F083PR12
, 5F083PR21
, 5F083PR33
, 5F083PR39
, 5F083PR40
