特許
J-GLOBAL ID：200903010290296847
半導体装置
発明者：
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出願人/特許権者：
代理人 (3件)：
伊藤 洋二
, 三浦 高広
, 水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2006-018580
公開番号（公開出願番号）：特開2006-332591
出願日： 2006年01月27日
公開日（公表日）： 2006年12月07日
要約：
【課題】スイッチングオフ時のサージ電圧を小さくすることができ、かつ、スイッチングオン時のエネルギー損失を小さくすることができる半導体装置を提供する。【解決手段】P+型層1と、N-型ドリフト層2と、P型ベース領域3と、N+型エミッタ領域4と、P型ベース領域3の表面から、N+型エミッタ領域4およびP型ベース領域3を貫通して、N-型ドリフト層2に到達する深さのトレンチ5と、トレンチ5の内部に、ゲート絶縁膜6を介して、埋め込まれたゲート電極7と、P型ベース領域3の一部およびN+型エミッタ領域4と電気的に接続されたエミッタ電極8とを備え、いわゆる間引き構造であるIGBTにおいて、トレンチ5の底部5aの曲率半径を0.5μm以下とする。また、ゲート絶縁膜6のうち、トレンチ底部側の部分6aを、トレンチ側壁側の部分6bよりも厚くする。【選択図】図1
請求項（抜粋）：
第1導電型もしくは第2導電型の第1半導体層(1、21)と、
前記第1半導体層(1、21)の表面上に形成された第2導電型の第2半導体層(2)と、
前記第2半導体層(2)の表面上に形成された第1導電型の第3半導体層(3)と、
前記第3半導体層(3)の内部表面側に、部分的に形成された第2導電型の第4半導体層(4)と、
前記第3半導体層(3)の表面から、前記第4半導体層(4)および前記第3半導体層(3)を貫通し、前記第2半導体層(2)に到達する深さのトレンチ(5)と、
前記トレンチ(5)の内壁上に形成されたゲート絶縁膜(6)と、
前記トレンチ(5)の内部であって、前記ゲート絶縁膜(6)上に形成されたゲート電極(7)と、
前記第3半導体層(3)および前記第4半導体層(4)と電気的に接続された第1電極(8)と、
前記第1半導体層(1、21)と電気的に接続された第2電極(9)とを備える半導体装置において、
前記トレンチ(5)の底部(5a)は曲面を有しており、前記曲面の曲率半径が0.5μm以下であることを特徴とする半導体装置。
IPC (2件)：
FI (5件)：
H01L29/78 652K
, H01L29/78 655G
, H01L29/78 652D
, H01L29/78 653A
, H01L29/78 652S
出願人引用 (1件)
審査官引用 (7件)
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