特許
J-GLOBAL ID：200903010304305097
容量素子の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平4-125507
公開番号（公開出願番号）：特開平5-299581
出願日： 1992年04月20日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 電極配線上に良質の薄い絶縁膜を形成することにより、プロセス及び回路設計に負担をかけることなく容量素子を容易に形成可能とする。【構成】 第1の電極配線層4上に少なくとも2層の絶縁膜2,3を層間絶縁膜として形成する。そして、この2層絶縁膜2,3のエッチングに対する耐性の差を利用して下層の絶縁膜2を残した後、その上に第2層の電極配線2を形成しその電極配線の一部を一方の電極7aとして容量素子8を形成する。従って、通常の層間絶縁膜を形成する際に容量素子用の絶縁膜2を形成し、その容量素子部の層間絶縁膜3をウェットエッチングを用いて選択的に除去することにより、容易に容量素子を形成できる。しかも、容量素子の絶縁膜2の膜厚はバイアスECRプラズマCVD法により2000Å以下と薄く形成できるため、プロセス上の問題は極めて少なく、良好な特性を有する容量素子を実現できる。
請求項（抜粋）：
第1と第2の電極配線層間に層間絶縁膜を介在させて多層配線を形成する配線工程において、第1の電極配線上に少なくとも2層の絶縁膜を層間絶縁膜として形成し、前記2層絶縁膜のエッチングに対する耐性の差を利用して下層の絶縁膜を残した後、その上に第2の電極配線を形成してその第2の電極配線の一部を一方の電極として容量素子を形成することを特徴とする容量素子の製造方法。
IPC (3件)：
H01L 27/04
, H01L 21/90
, H01L 27/01 311
