特許
J-GLOBAL ID：200903010326627454
伝送路符号化回路と伝送路復号化回路
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-076757
公開番号（公開出願番号）：特開平8-274820
出願日： 1995年03月31日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】簡単な論理回路で実現可能な伝送路符号化回路を提供する。【構成】nパラレル信号の各データ列をそれぞれ符号化入力バッファメモリ31のn個のシリアル入力/パラレル出力m段シフトレジスタに順次書き込みつつシフトさせ、全ての領域が埋まった時点で、結線32により、符号化出力バッファメモリ33のn個のパラレル入力/シリアル出力m(n+1)/n段シフトレジスタの予め決められた領域に一括転写する。このとき、出力バッファ33内の所定のパターン領域に伝送路符号化データを同時に保持させる。そして、nパラレル信号の同期クロックを(n+1)/n逓倍したクロックタイミングで出力バッファ33の各レジスタのシフト出力をパラレルに取り出し、n:1多重回路37によりn:1に多重してシリアル信号に変換することで、nB1M/nB1Cシリアル信号を得る。
請求項（抜粋）：
n個のシリアル入力/パラレル出力のm段シフトレジスタを並列させ、nパラレル信号の各データ列をその同期クロックに従って各レジスタに順次書き込みつつシフトする符号化入力バッファメモリと、前記nパラレル信号の同期クロックを1/m分周する分周回路と、前記同期クロックを(n+l)/n逓倍する逓倍回路と、n個のパラレル入力/シリアル出力のm(n+l)/n段シフトレジスタを並列させ、前記分周回路の分周クロックタイミングで各レジスタのデータ保持領域にデータを取り込み、前記逓倍回路の逓倍クロックタイミングで各レジスタのシフト出力をパラレルに出力する符号化出力バッファメモリと、前記nパラレル信号毎に挿入するlビットの伝送路符号データを生成する伝送路符号データ生成手段と、前記伝送路符号データ生成手段で生成される伝送路符号データと前記符号化入力バッファメモリの各レジスタの保持データが前記符号化出力バッファメモリの各レジスタに出力順序に従って同時に取り込まれるように、前記伝送路符号データ生成手段のデータ出力端及び前記符号化入力バッファメモリの各レジスタと前記符号化出力バッファメモリとを接続する結線手段と、前記符号化出力バッファメモリのnパラレル出力をn:1に多重してシリアル信号に変換するn:1多重回路とを具備する伝送路符号化回路。
IPC (3件)：
H04L 25/49
, H03M 7/14
, H04J 3/00
H04L 25/49 A
, H03M 7/14 B
, H04J 3/00 A
